EDA课程设计8位十进制乘法器。
上传时间： 2013-10-17
上传用户：牛津鞋
EDA课程设计8位十进制乘法器。
上传时间： 2013-10-09
上传用户：ZOULIN58
一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法，简化了部分积的符号扩展，采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。
上传时间： 2013-12-23
上传用户：skfreeman
这两个分别是8位乘法器的VHDL语言的实现，并经过个人用QUARTUS的验证，另外一个是奔腾处理器的设计思想
上传时间： 2016-12-26
上传用户：kr770906
纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器，基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。这里介绍由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的实用价值，而且由FPGA构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。
上传时间： 2017-02-03
上传用户：xzt
采用加法树流水线乘法构造八位乘法器，并分析设计的性能和结果在时钟节拍上落后的影响因素。
上传时间： 2017-07-15
上传用户：jennyzai
自己编写的8x8乘法器，不同的计算部分分别设计。
标签： VHDL
上传时间： 2015-04-13
上传用户：wyqhjj
模拟乘法器在运算电路中的应用 8.6.1 乘法运算电路 8.6.2 除法运算电路 8.6.3 开方运算电路
上传时间： 2013-10-10
上传用户：270189020
8位加法器和减法器设计实习报告
上传时间： 2013-10-22
上传用户：sjyy1001
写给小白们的FPGA入门设计实验： 1. 写在前面的话 2 2. Lab 1 ： LCD1602 字符显示设计 3 2.1. 摘要 2.2. 内容 2.3. 程序 2.4. 结果（问题，解决，体会） 3. Lab 2 ： 4 位减法、加法器设计 3.1. 摘要 3.2. 内容 3.3. 程序 3.4. 结果（问题，解决，体会） 4. Lab 3 ：三位二进制乘法器设计 4.1. 摘要 4.2. 内容 4.3. 程序 4.4. 结果（问题，解决，体会） 5. Lab 4 ：序列检测器设计 6. Lab 5 ：变模计数器设计
上传时间： 2013-11-05
上传用户：silenthink
