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<Verilog HDL 语言编程》 RS(204,188)译码器的设计...

📅 2013-11-30

在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消...

📅 2016-09-01

基于FPGA的1553B总线编码解码器的设计...

📅 2016-09-03

电子秒表的设计 1、用系统8253定时器提供的55ms定时单位，设计秒表定时程序。 2、有关系统定时方法： PC机系统中的8253定时器0工作于方式3，外部提供一个时钟作为CLK信号, 频率：f=1....

📅 2014-06-21

分类器的设计，包括knn方法和BP的方法。对一系列样本点进行分类...

📅 2016-09-07

linux下面 drv button 设计定时器使用...

📅 2016-09-21

适合高速Viterbi译码器的hdl的设计与实现...

📅 2014-01-19

维特比译码器的asic设计的相关论文...

📅 2014-01-09

VHDL router16通路选择器基于实际模型的设计...

📅 2014-01-24

主要介绍一种基于Philips公司的MF RC500的射频识别读写器的设计：首先介绍系统的组成以及MF RC500的特性，接着给出天线的设计规范，最后给出MCU 89C52与MF RC500的接口原理...

📅 2016-09-24

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