Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。
上传时间: 2015-07-18
上传用户:yulg
这是我自己编写的三分频,也就是奇数分频,占空比为1:1,当然如果需要其它奇数分频,只要将程序里面的N和counter修改即可
上传时间: 2015-08-05
上传用户:我们的船长
简单的VERILOG五分频电路描述,可综合。已经过检验
上传时间: 2014-01-17
上传用户:netwolf
本文主要介绍了50%占空比三分频器的三种设计方法,并给出了图形设计、VHDL设计、编译结果和仿真结果。设计中采用EPM7064AETC44-7 CPLD,在QUARTUSⅡ4.2软件平台上进行。
上传时间: 2014-01-24
上传用户:凌云御清风
介绍8位加法器、分频电路、数字秒表的PPT,带源码,解释详细,一步一步学习,是学习VHDL的好
上传时间: 2013-12-23
上传用户:Divine
VHDL三分频程序 VHDL三分频程序 VHDL三分频程序
上传时间: 2015-09-16
上传用户:朗朗乾坤
该程序用VHDL硬件描述语言编写而成,已调试通过,程序运行后可实现三分频,这样就用软件设计代替了硬件设计,方便,稳定,不需要硬件调试!
上传时间: 2013-12-24
上传用户:huyiming139
这是一个五分频电路设计,而且占空比为50%,设计有一定巧妙
上传时间: 2015-11-02
上传用户:lx9076
一个好用的整数分频电路 保证你喜欢 能够实现对任意整数的分频电路设计
上传时间: 2013-12-24
上传用户:熊少锋
VHD设计实例8位加法器的设计分频电路数字秒表的设计
上传时间: 2014-08-09
上传用户:yyq123456789