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Verilog 的代码
module_c.mra
verilog
module_c.mra
verilog
anal.info
file {
.version = 1;
entity {
.name = "module_c";
.mra_file = "module_c.mra";
.arch = {"verilog"};
.syn_files = {"module_c%verilog.syn", "module_c%verilog__verilog.syn"};
anal.info
file {
.version = 1;
entity {
.name = "module_c";
.mra_file = "module_c.mra";
.arch = {"verilog"};
.syn_files = {"module_c%verilog.syn", "module_c%verilog__verilog.syn"};
run.f
../../design_src/verilog/gate/system.v
../../design_src/verilog/src/pram.v
-v ../../design_src/verilog/src/mem.v
../../design_src/verilog/gate/CPU.vg
anal.info
file {
.version = 1;
entity {
.name = "module_c";
.mra_file = "module_c.mra";
.arch = {"verilog"};
.syn_files = {"module_c%verilog.syn", "module_c%verilog__verilog.syn"};
anal.info
file {
.version = 1;
entity {
.name = "module_c";
.mra_file = "module_c.mra";
.arch = {"verilog"};
.syn_files = {"module_c%verilog.syn", "module_c%verilog__verilog.syn"};
wb_conbusex.cr.mti
../../../rtl/verilog/timescale.v {1 {vlog -work work +incdir+../../../rtl/verilog +incdir+../../../bench/verilog ../../../rtl/verilog/timescale.v
Model Technology ModelSim SE vlog 6.0c Compiler 2005.
内容简介.txt
本书简要介绍了<mark>Verilog</mark>硬件描述语言的基础知识，包括语言的基本内容和基本结构 ，以及利用该语言在各种层次上对数字系统的建模方法。书中列举了大量实例，帮助读者掌握语言本身和建模方法，对实际数字系统设计也很有帮助。本书是<mark>Verilog</mark> HDL的初级读本，适用于作为计算机、电子、电气及自控等专业相关课程的教材，也可供有关的科研人员作为参考书。
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本书简要介绍了<mark>Verilog</mark>硬件描述语言的基础知识，包括语言的基本内容和基本结构 ，以及利用该语言在各种层次上对数字系统的建模方法。书中列举了大量实例，帮助读者掌握语言本身和建模方法，对实际数字系统设计也很有帮助。本书是<mark>Verilog</mark> HDL的初级读本，适用于作为计算机、电子、电气及自控等专业相关课程的教材，也可供有关的科研人员作为参考书。
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