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VHDL 的代码
62_gcd.vhd
--**VHDL*************************************************************
--
-- SRC-MODULE : GCD
-- NAME : gcd.vhdl
-- VERSION : 1.0
--
-- PURPOSE : Architecture of GCD benchmark
--
--
33_comp.vhd
--**VHDL*************************************************************
--
-- SRC-MODULE : COMP
-- NAME : comp.vhdl
-- VERSION : 1.0
--
-- PURPOSE : Architecture of COMP benchmark
--
55_falsepath_stim.vhd
--**VHDL*************************************************************
--
-- SRC-MODULE : TESTBENCH
-- NAME : falsepath_stim.vhdl
-- VERSION : 1.0
--
-- PURPOSE : Testbench for falsep
56_prefetch.vhd
--**VHDL*************************************************************
--
-- SRC-MODULE : PREFETCH
-- NAME : prefetch.vhdl
-- VERSION : 1.0
--
-- PURPOSE : Architecture of PREFETCH b
54_display_stim.vhd
--**VHDL*************************************************************
--
-- SRC-MODULE : TESTBENCH
-- NAME : display_stim.vhdl
-- VERSION : 1.0
--
-- PURPOSE : Testbench for display
62_gcd.vhd
--**VHDL*************************************************************
--
-- SRC-MODULE : GCD
-- NAME : gcd.vhdl
-- VERSION : 1.0
--
-- PURPOSE : Architecture of GCD benchmark
--
--
33_comp.vhd
--**VHDL*************************************************************
--
-- SRC-MODULE : COMP
-- NAME : comp.vhdl
-- VERSION : 1.0
--
-- PURPOSE : Architecture of COMP benchmark
--
mem_interface_top.prj
vhdl work ../rtl/mem_interface_top.vhd
vhdl work ../rtl/mem_interface_top_addr_gen_0.vhd
vhdl work ../rtl/mem_interface_top_backend_fifos_0.vhd
vhdl work ../rtl/mem_interface_top_backend_rom_0
modelsim.ini
[Library]
others = $MODEL_TECH/../modelsim.ini
proasic3e = $MODEL_TECH/../actel/vhdl/proasic3e
syncad_vhdl_lib = C:\Libero\Designer/lib/actel/syncad_vhdl_lib
[vcom]
VHDL93 = 1
[vsim]
IterationL
synthesize.tcl
remove_design -all
setup_design -design="mc8051_core"
setup_design -arch="struc"
add_input_file -format {VHDL} -work work {../../vhdl/mc8051_p.vhd}
add_input_file -format {VHDL} -work work {../../vhdl