代码搜索:时钟提取

找到约 10,000 项符合「时钟提取」的源代码

代码结果 10,000
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vhd second.vhd

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity SECOND is port(clk,clr:in std_logic;----时钟/清零信号 sec1,sec0:out std_logic_vector(3 downto 0);----秒高位/低位
www.eeworm.com/read/404888/11476611

pas common.pas

unit Common; interface Uses Windows,Registry,SysUtils; const CALL_INTERVAL_TIME=5; //查询时钟的触发间隔,5秒 ONE_SECOND=1.1574074074074074074074074E-5; //此浮点数在TDateTime类型中代表一秒钟 MAX_PL
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vhd fp.vhd

--分频模块,改变N值,可以得到不同频率的时钟 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fp IS GENERIC (N:integer:=2500); PORT(clk:IN STD_LOGIC
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txt tlc5510_vhdl.txt

--文件名:TLC5510.vhd --功能:基于VHDL语言,实现对高速A/D器件TLC5510控制 --最后修改日期:2004.3.20 library ieee; use ieee.std_logic_1164.all; entity tlc5510 is port(clk :in std_logic; --系统时钟
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txt jiaotongdeng.txt

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity exp18 is port( Clk : in std_logic; --时钟输入 Rst : in std_logic; --复位输入 R1,R
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vhd fdiv32.vhd

-- -- File: fdiv32.vhd -- 对1024HZ输入时钟分频得16HZ library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use IEEE.std_logic_arith.all; entity fdiv32 is port
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vhd state_graph.vhd

library ieee; use ieee.std_logic_1164.all; entity state_graph is port( st:in std_logic; --连接到外部输入信号,st=‘1’表示命令开始运算 clk:in std_logic; --连接时钟输入信号 overflow:out std_logic; --
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c adc-disp.c

/* 主程序 adc-disp.c 硬件:avr-51 时钟:内部4MHz ATmega16 苏丹 2008-05-16 studio4.13+winavr071221 */ #include #include #define uchar unsigned char #define uint
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vhd xiaodou.vhd

LIBRARY IEEE; --定义消抖电路 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY xiaodou IS PORT(shuru,CP:IN STD_LOGIC; shuchu:OUT STD_LOGIC);--B为时钟信号
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bak df_timera.c.bak

/*****************************************************************************\ 文件名: df_timera.c 描述: 用于MSP430F149。 定时器A定时,产生中断,使主程序退出低功耗模式。 使用TACTL0 工作模式:增计数模式 时钟源:ACLK 32.768kHz