代码搜索：时钟提取
找到约 10,000 项符合「时钟提取」的源代码
代码结果 10,000
www.eeworm.com/read/470942/6902123
vhd cymometer.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cymometer is
port(sysclk:in std_logic;----20mhz 时钟输入
clkin:in std_logic;-----待测频率信号输入
seg7:out std_lo
www.eeworm.com/read/470946/6902250
vhd jiao_tong.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity jiao_tong is
port(clk:in std_logic;----20mhz晶振时钟
jin:in std_logic;----禁止通行信号
scan:out std_logic_vecto
www.eeworm.com/read/348138/6966837
c uartt.c
/*
查询方式UART测试程序 (试验通过）
uartt.c
硬件:CA-M8
时钟:外部4MHz
2008-4-15
*/
#include
#define uchar unsigned char
#define uint unsigned int
void put_c(uchar c)
{
while( !(UCSRA
www.eeworm.com/read/348138/6966839
c uart.c
/*
中断方式UART测试程序
uart.c
硬件:avr-51
时钟:外部4MHz
ATmega16
苏丹 2008－05－03
*/
#include
#include
//#include
#define uchar unsigned char
#define
www.eeworm.com/read/341927/7103661
vhd countdown.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity countdown is
port(clkout:in std_logic; --软件分频得到时钟信号频率为10Hz
start:in std_logic; --启动信号
sel:in std_logi
www.eeworm.com/read/464507/7156918
asm cs_t.asm
; 超声比波发送子程序（12MHz时钟，38.5kHz）
NAME CS_T
?PR?CS_T?CS_T SEGMENT CODE
PUBLIC CS_T
RSEG ?PR?CS_T?CS_T
CS_T: PUSH ACC
www.eeworm.com/read/463280/7184271
c 10.4.c
#include
typedef unsigned int uint;
typedef unsigned char uchar;
sbit Sda=P1^1; //串行数据
sbit Scl=P1^2; //串行时钟
void mDelay(uchar j) //廷时
{
uint i;
for(;j>0;j--)
for(i=0;
www.eeworm.com/read/460167/7256921
asm gpstime1.asm
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;; GPS时钟系统 ;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;
;用W78E516B单片机
;本程序接收GPS的$GPGGA信息中的时间数据，采用12MHZ晶振，4800波特率接收
;使用资源：R0、R1
www.eeworm.com/read/457538/7323025
c main.c
#include "液晶.H"
#include "时钟控制.H"
unsigned char code chss[]="\nRAND:";//◆◆◆◆◆◆※
void main()
{
unsigned long x;
xdata int a;
EA=0; WDTCN=0xDE; WDTCN=0xAD; EA=1;//看门狗禁止
XBR2=0x40;
P1
www.eeworm.com/read/457284/7328731
vhd fenpin.vhd
--为了显示效果更佳，将时钟适当分频；此模块可不用
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity fenpin is
port(
clk:in std_logic;
fenpin:out s