代码搜索：干扰信号
找到约 10,000 项符合「干扰信号」的源代码
代码结果 10,000
www.eeworm.com/read/408878/11366526
vhd count10.vhd
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY COUNT10 IS
PORT(CLK:IN STD_LOGIC; ----时钟信号
Y0:OUT STD
www.eeworm.com/read/262200/11601590
asm ir_tx.asm
;%%%%%%%%%%%%%%%%%%%%%%IR发射模块說明%%%%%%%%%%%%%%%%%%%%%%%%;
;
;发射的数据个数由D_TxNumber设定（取值在1~16之间）
;信号的结尾，自动加上停止码
;
;%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%Clear up by Wingyun%%%%;
.PAGE0
;============
www.eeworm.com/read/155843/11844137
m exa011001.m
%---------------------------------------------------------------------------------------
% exa011001.m, for example 1.10.1 and fig 1.10.2
% 求线性调频信号的Zak变换
% 注：在该程序中，用到了子程序 divider.m 及 zak.m，
%
www.eeworm.com/read/155843/11844249
m exa010302.m
%---------------------------------------------------------------------------------------
% exa010302.m, for example 1.3.2
% 说明 高斯调制信号的时间中心、频率最小、时宽和带宽；
% 注：在该程序中，用到了子程序 loctime,locfreq.m,
www.eeworm.com/read/155843/11844351
m exa010303.m
%---------------------------------------------------------------------------------------
% exa010303.m, for example 1.3.3
% 说明 高斯调制Chirp信号的时间中心、频率最小、时宽和带宽；
% 注：在该程序中，用到了子程序 fmlin,amgauss,lo
www.eeworm.com/read/257806/11911485
m exa011001.m
%---------------------------------------------------------------------------------------
% exa011001.m, for example 1.10.1 and fig 1.10.2
% 求线性调频信号的Zak变换
% 注：在该程序中，用到了子程序 divider.m 及 zak.m，
%
www.eeworm.com/read/257806/11911557
m exa010302.m
%---------------------------------------------------------------------------------------
% exa010302.m, for example 1.3.2
% 说明 高斯调制信号的时间中心、频率最小、时宽和带宽；
% 注：在该程序中，用到了子程序 loctime,locfreq.m,
www.eeworm.com/read/257806/11911636
m exa010303.m
%---------------------------------------------------------------------------------------
% exa010303.m, for example 1.3.3
% 说明 高斯调制Chirp信号的时间中心、频率最小、时宽和带宽；
% 注：在该程序中，用到了子程序 fmlin,amgauss,lo
www.eeworm.com/read/255474/12079115
vhd addrgenerate.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity AddrGenerate is
port (
SdramClk: in std_logic; --时钟信号
www.eeworm.com/read/255029/12105474
vhd songer.vhd
LIBRARY IEEE; -- 硬件演奏电路顶层设计
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY Songer IS
PORT ( CLK12MHZ : IN STD_LOGIC; --音调频率信号
CLK8H