代码搜索：主时钟
找到约 10,000 项符合「主时钟」的源代码
代码结果 10,000
www.eeworm.com/read/222998/14665722
v test501.v
/////////////////////////////////////////
//test501模块是为检测5连1而做 //
//clk:全局时钟 //
//din:输入信号 //
//flag:5连1标志：1为检测到5连1 //
///////////
www.eeworm.com/read/217527/14959291
c 2004420165933.c
//=======================================
// 时钟 PCF8563T 编程
//=======================================
// 启动PCF8563T
void Sta_PCF8563T(void)
{
PCF8563T_SDA=1;
PCF8563T_SCL=1;
www.eeworm.com/read/207694/15264611
lis 18b20.lis
.module _18b20.c
.area text(rom, con, rel)
0000 .dbfile D:\时钟芯片\1302\1302-162\18b20.c
0000 .dbfunc e delayb _de
www.eeworm.com/read/13729/281555
txt shfrt.txt
--**************************************************************************************
-- Author : 白银河
-- Date : 20011/04/26
-- Function : 16位带有并行预置功能的右移移位寄存器，CLK1是时钟信号，
-- LOAD是并
www.eeworm.com/read/16710/683148
h plc51x.h
#ifndef __PLC51X__H__
#define __PLC51X__H__ 1
/***************************************************************************************/
sbit HC166_CLK = P3^3; // HC166-7 脚: CLK 时钟
sbit
www.eeworm.com/read/17254/728586
s pll_init.s
;************************************
;MPLL和UPLL参数配置
;***********************************
AREA PLL, CODE, READONLY
ENTRY
CODE32
GET 2440addr.inc
EXPORT InitPLL
;UPLL时钟配置，UPLL只能48MHz或4
www.eeworm.com/read/27981/992204
h ds1302.h
#ifndef __DS1302_H__
#define __DS1302_H__
void init_ds1302(); //初始化DS1302
void clock_reda(); //读取时钟各值
#endif
www.eeworm.com/read/27981/992244
h ds1302.h
#ifndef __DS1302_H__
#define __DS1302_H__
void init_ds1302(); //初始化DS1302
void clock_reda(); //读取时钟各值
#endif
www.eeworm.com/read/478101/1354197
c ds18b20.c
//-----------------------函数声明，变量定义--------------------------------------------------------
#include
sbit DQ=P1^0; // 将p1.0口模拟时钟输出
#define jump_ROM 0xCC
www.eeworm.com/read/452881/1647572
c ds18b20.c
//-----------------------函数声明，变量定义--------------------------------------------------------
#include
sbit DQ=P1^0; // 将p1.0口模拟时钟输出
#define jump_ROM 0xCC