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技术资料 IPcore原语使用方法
Xilinx原语的使用，说明了端口的定义，及如何使用原语
技术资料 实时软件组件-RTSC
实时软件组件-RTSC在使用TI的开发工具CCS中，里面有几个重要的概念，一直不太清晰，RTSC是什么，XDCTool是什么？包是什么？包的版本为啥都是4位的（比如mathlib_c66x_3_0_1_1）？startware和SYS/BISO，这些之间是什么关系？最重要的是在CCS去配置这些参数的界面在哪里？配置的意思是什么？为什么所有的文档只告诉怎么配置， ...
VHDL/FPGA/Verilog it is a verilog code written for MAX1886 ADC interin modelsim simulator and it will synthesize in x
it is a verilog code written for MAX1886 ADC interin modelsim simulator and it will synthesize in xinlix ise 8.2i.i have tested it om my kit.
其他嵌入式/单片机内容 基于I2C总线协议
基于I2C总线协议，该程序用VHDL编写了该协议的源代码，运行环境为ISE，modesim
VHDL/FPGA/Verilog 在FPGA实现的加法器实现的Veilog代码
在FPGA实现的加法器实现的Veilog代码，应用软件为赛林思公司的ISE9.1
VHDL/FPGA/Verilog 平坦度检测中的高度检测算法
平坦度检测中的高度检测算法，使用ISE开发环境，语言为VHDL，平台是XC3S400
技术资料 0rNgxP4e
FPGA设计全流程：Modelsim>>Synplify.Pro>>ISE-FPGA design of the whole process: Modelsim> >
VHDL/FPGA/Verilog [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][
[VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序 ...
技术书籍 EXCD-1+开发板原理图
xilinx的开发板原理图，xc3s500e