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VHDL/FPGA/Verilog 用MATLAB里的XILINX BLOCKS, 支持FPGA算法, 实现X_NEXT = ((n-1)x+ A/x(n-1)次)/n
用MATLAB里的XILINX BLOCKS, 支持FPGA算法, 实现X_NEXT = ((n-1)x+ A/x(n-1)次)/n
VHDL/FPGA/Verilog 用MATLAB里的XILINX BLOCKS编写, 做嵌入式用的2个BLOCKS, 一个为除法BLOCK, 另一个为乘方BLOCK.
用MATLAB里的XILINX BLOCKS编写, 做嵌入式用的2个BLOCKS, 一个为除法BLOCK, 另一个为乘方BLOCK.
VHDL/FPGA/Verilog 用MATLAB 里的XILINX BLOCKS编写, 实现Fibonacci sequence算法, 当F为0时, 输出为0 F为1时, 输出为1 当F为N 时, 输出为F的N-1 加上 F的N-2.
用MATLAB 里的XILINX BLOCKS编写, 实现Fibonacci sequence算法, 当F为0时, 输出为0 F为1时, 输出为1 当F为N 时, 输出为F的N-1 加上 F的N-2.
其他书籍 详细介绍了XILINX的ROM和其他方向的使用方法
详细介绍了XILINX的ROM和其他方向的使用方法
VHDL/FPGA/Verilog 双向控制全加器的VHDL实现 内含ISE工程文件
双向控制全加器的VHDL实现 内含ISE工程文件
VHDL/FPGA/Verilog 通过Xilinx Sparten3E Starter Kit验证程序
通过Xilinx Sparten3E Starter Kit验证程序，开发环境使用的是ISE9.1
VHDL/FPGA/Verilog Xilinx DDR2存储器接口调试代码
Xilinx DDR2存储器接口调试代码，主频167Mhz，嵌入了CHIPSCORP代码。
VHDL/FPGA/Verilog Xilinx Virtex 4 ML405开发平台的原理图 设置引脚文件的时候可以用到
Xilinx Virtex 4 ML405开发平台的原理图
设置引脚文件的时候可以用到
VHDL/FPGA/Verilog 用ISE中各种工具设计“运动计时表”.加深对FPGA/CPLD设计流程的理解
用ISE中各种工具设计“运动计时表”.加深对FPGA/CPLD设计流程的理解，体会ISE集成的各种设计工具的使用方法与技巧。
VHDL/FPGA/Verilog 以LVDS设计为例学习ISE中的时序分析以及低层布局器的使用方法 在底层布局器中对LVDS管脚进行约束的方法
以LVDS设计为例学习ISE中的时序分析以及低层布局器的使用方法 在底层布局器中对LVDS管脚进行约束的方法，底层布局器设计流程，底层布局器中的位置约束，时序分析器的使用方法，时序改进向导的使用等.