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技术资料 FPGA例程之7-4循环码编码器

本资源提供了FPGA例程之7-4循环码编码器的完整实现代码,适用于学习和研究FPGA在数据通信中的应用。通过此例程,您可以深入了解如何使用Verilog或VHDL语言来设计高效的循环码编码器,这对于提高数字信号处理系统的可靠性至关重要。无论是初学者还是有经验的工程师,都能从中受益匪浅。立即免费下载,开启您的FPGA编程之旅。 ...
https://www.eeworm.com/dl/991541.html
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学术论文 基于FPGA的计算机可编程外围接口芯片的设计与实现

随着电子技术和EDA技术的发展,大规模可编程逻辑器件PLD(Programmable Logic Device)、现场可编程门阵列FPGA(Field Programmable Gates Array)完全可以取代大规模集成电路芯片,实现计算机可编程接口芯片的功能,并可将若干接口电路的功能集成到一片PLD或FPGA中.基于大规模PLD或FPGA的计算机接口电路不仅具有集成度高、体积小 ...
https://www.eeworm.com/dl/514/11912.html
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技术资料 基于FPGA技术的纠错码研究.rar

纠错码理论的中心任务是设计出编码效率高、抗干扰性能好而编译码设备又较简单的纠错码。本文主要关注纠错码中的线性分组码,因为线性分组码是分组码中最重要的一类码,是讨论各类码的基础,文中重点研究的循环纠错码和LDPC码就属于线性分组码。 鉴于采用硬件描述语言VHDL进行设计输入的优点,首先给出了基于VHDL的一种系统 ...
https://www.eeworm.com/dl/897008.html
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技术资料 基于FPGA的计算机可编程外围接口芯片的设计与实现

随着电子技术和EDA技术的发展,大规模可编程逻辑器件PLD(Programmable Logic Device)、现场可编程门阵列FPGA(Field Programmable Gates Array)完全可以取代大规模集成电路芯片,实现计算机可编程接口芯片的功能,并可将若干接口电路的功能集成到一片PLD或FPGA中.基于大规模PLD或FPGA的计算机接口电路不仅具有集成度高、体积小 ...
https://www.eeworm.com/dl/912221.html
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技术资料 基于FPGA技术的纠错码研究

纠错码理论的中心任务是设计出编码效率高、抗干扰性能好而编译码设备又较简单的纠错码。本文主要关注纠错码中的线性分组码,因为线性分组码是分组码中最重要的一类码,是讨论各类码的基础,文中重点研究的循环纠错码和LDPC码就属于线性分组码。 鉴于采用硬件描述语言VHDL进行设计输入的优点,首先给出了基于VHDL的一种系统 ...
https://www.eeworm.com/dl/924464.html
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技术书籍 @@-CPLD/FPGA常用模块与综合系统设计实例精讲-452页-65.7M.rar

本书详细介绍了CPLD/FPGA常用模块与综合应用系统设计的方法与技巧。全书共分为3篇22章,第1篇为基础知识篇,简要介绍了CPLD/FPGA硬件结构知识、VHDL硬件编程语言、Verilog与SystemC编程、常用开发工具;第2篇为常用模块设计实例篇,通过14个模块设计实例,详细介绍了CPLD/FPGA的各种开发技术和使用技巧,这些模块实例几乎涵 ...
https://www.eeworm.com/dl/537/4508.html
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ALTERA FPGA开发软件 Visual Elite 0

Summit Design公司基于ESL设计产品的最新Visual Elite图像产品具有Advanced SystemC建模及分析功能。该工具的最新版本包括原始SystemC构造,允许用户在SystemC内建模并验证设计。 该工具的HDL版本可帮助门级设计师们学习用Verilog和VHDL设计。最新版本的Visual Elite可帮助硬件设计师们和C/C++编程者迅速使用SystemC语言创 ...
https://www.eeworm.com/dl/552/13566.html
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教程资料 基于FPGA 的低成本长距离高速传输系统的设计与实现

为解决目前高速信号处理中的数据传输速度瓶颈以及传输距离的问题,设计并实现了一种基于FPGA 的高速数据传输系统,本系统借助Altera Cyclone III FPGA 的LVDS I/O 通道产生LVDS 信号,稳定地完成了数据的高速、远距离传输。系统所需的8B/10B 编解码、数据时钟恢复(CDR)、串/并行转换电路、误码率计算模块均在FPGA 内利用VHD ...
https://www.eeworm.com/dl/fpga/doc/32681.html
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可编程逻辑 基于FPGA 的低成本长距离高速传输系统的设计与实现

为解决目前高速信号处理中的数据传输速度瓶颈以及传输距离的问题,设计并实现了一种基于FPGA 的高速数据传输系统,本系统借助Altera Cyclone III FPGA 的LVDS I/O 通道产生LVDS 信号,稳定地完成了数据的高速、远距离传输。系统所需的8B/10B 编解码、数据时钟恢复(CDR)、串/并行转换电路、误码率计算模块均在FPGA 内利用VHD ...
https://www.eeworm.com/dl/kbcluoji/40276.html
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VHDL/FPGA/Verilog http://www.edacn.net/cgi-bin/forums.cgi?forum=7&topic=9127下,则R3~R0的输出信号中会有一个为1,但我们还是是无法确定哪一个键被按下,必須要

http://www.edacn.net/cgi-bin/forums.cgi?forum=7&topic=9127下,则R3~R0的输出信号中会有一个为1,但我们还是是无法确定哪一个键被按下,必須要从R3 ~R0 的输出信号与C3~C0的扫描信号共同決定那个按键被按下. 编写VHDL的构思: 外部接口包括: a. INPUT脚 : CLK , R3~R0. b. OUTPUT脚 : C3~C0 , DATA3~DATA0(辨别出的按 ...
https://www.eeworm.com/dl/663/139000.html
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