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技术资料  can总线源码

采用VHDL写的,下载到FPGA验证过，FPGA与sja1000通信的IP核，基于PLB总线

https://www.eeworm.com/dl/862303.html

下载: 3

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CAN VHDL

技术资料  XHDL转化小工具

VERILOG 和 VHDL相互转化的工具，经过验证，确实好用，传上来大家共享，如果感觉好就下载吧

https://www.eeworm.com/dl/868747.html

下载: 2

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VERILOG VHDL EXCHANGE

技术资料  rd1007系列一.rar

rd1007.pdf系列附属源码资料一,基于vhdl硬件描述语言的lcd控制器的设计源码!

https://www.eeworm.com/dl/949584.html

下载: 10

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1007 rd

技术资料  抢答器设计

采用VHDL语言，多路抢答器的源码，源码无错误，可以正常使用，可以作为毕业设计的参考。

https://www.eeworm.com/dl/977843.html

下载: 3

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抢答器设计

VHDL/FPGA/Verilog 摘要：本文主要介绍以CPLD 芯片进行十字路口的交通灯的设计

摘要：本文主要介绍以CPLD 芯片进行十字路口的交通灯的设计，用CPLD 作为交通灯控制器的主控芯片，采用VHDL 语言编写控制程序，利用CPLD的可重复编程和在动态系统重构的特性，大大地提高了数字系统设计的灵活性和通用性。关键词：CPLD；VHDL；交通灯控制器中图分类号：TP39 Abstract ：This paper introduces the electro ...

https://www.eeworm.com/dl/663/455790.html

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CPLD 芯片十字路口交通灯

VHDL/FPGA/Verilog 小巧的频率计数器

小巧的频率计数器，VHDL源代码和仿真文件具全，直接从管工程文件拷贝过来。绝对可用。

https://www.eeworm.com/dl/663/146132.html

下载: 169

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频率计数器

VHDL/FPGA/Verilog 此为在实验板上通过的时钟闹铃程序

此为在实验板上通过的时钟闹铃程序，源码分别用ASM和VHDL描叙，但两程序功能不同。

https://www.eeworm.com/dl/663/155442.html

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实验板时钟闹铃程序

VHDL/FPGA/Verilog 波特率发生器的设计

波特率发生器的设计，这里是实现上述功能的VHDL源程序，供大家学习和讨论。

https://www.eeworm.com/dl/663/156132.html

下载: 84

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波特率发生器

VHDL/FPGA/Verilog 实验课的作业

实验课的作业，包括半加器、全加器、加/减法器，使用逻辑图和VHDl描述，包括分析和报告。

https://www.eeworm.com/dl/663/170129.html

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实验

Linux/Unix编程  ERC32 经典的sparc v7 cpu

ERC32 经典的sparc v7 cpu，针对嵌入式应用，欧洲宇航局采用VHDL语言，可综合。

https://www.eeworm.com/dl/619/179871.html

下载: 99

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sparc ERC cpu 32

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