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VHDL/FPGA/Verilog 一种用VHDL语言描述的加减算法的源代码编程

一种用VHDL语言描述的加减算法的源代码编程

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VHDL 语言减算法

VHDL/FPGA/Verilog 要求用VHDL语言设计7人表决器和系列检测器

要求用VHDL语言设计7人表决器和系列检测器，检测“1111111101111110”

https://www.eeworm.com/dl/663/385306.html

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VHDL 语言表决器检测器

VHDL/FPGA/Verilog 四层电梯vhdl 1、每层电梯的入口处设有上下请求开关

四层电梯vhdl 1、每层电梯的入口处设有上下请求开关，电梯内设有乘客到达层次的停站请求开关。 2、设有电梯所处位置指示装置及电梯运行模式（上升或下降）指示装置。 3、电梯每秒升降一层。 4、电梯到达有停站请求的楼层后，经过1s电梯打开，开门只是灯亮，开门4s后，电梯门关闭（关门指示灯灭），电梯继续运行， ...

https://www.eeworm.com/dl/663/385622.html

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vhdl 电梯开关

VHDL/FPGA/Verilog 本文为用vhdl语言编写的2进制到10进制转换的程序

本文为用vhdl语言编写的2进制到10进制转换的程序，为doc格式，使用前复制于maxplus等相应软件中使用。

https://www.eeworm.com/dl/663/388760.html

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vhdl 语言编写程序

VHDL/FPGA/Verilog 这个是关于vhdl的程序语言结构的ppt,很哈的啊

这个是关于vhdl的程序语言结构的ppt,很哈的啊，好不容易从老师那讨来的

https://www.eeworm.com/dl/663/389580.html

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vhdl 程序语言

VHDL/FPGA/Verilog 一个很好用的串口的VHDL实现。。quartus2编译通过

一个很好用的串口的VHDL实现。。quartus2编译通过

https://www.eeworm.com/dl/663/390975.html

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quartus2 VHDL 串口编译

VHDL/FPGA/Verilog 一个基于VHDL 的简单8位CPU的IP core核心代码

一个基于VHDL 的简单8位CPU的IP core核心代码

https://www.eeworm.com/dl/663/393839.html

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VHDL core CPU 8位

汇编语言  VHDL设计举例：直流电机控制器设计的程序清单

VHDL设计举例：直流电机控制器设计的程序清单

https://www.eeworm.com/dl/644/394478.html

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VHDL 举例直流电机制器设计

VHDL/FPGA/Verilog 带有同步预置的加载左右移位寄存器VHDL源代码

带有同步预置的加载左右移位寄存器VHDL源代码

https://www.eeworm.com/dl/663/395640.html

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VHDL 预置移位寄存器源代码

VHDL/FPGA/Verilog 这是一本关于VHDL电路设计的原始英文版资料

这是一本关于VHDL电路设计的原始英文版资料，但却通俗易懂，里面有每章讲解的例子设计

https://www.eeworm.com/dl/663/402217.html

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VHDL 电路设计英文

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