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VHDL/FPGA/Verilog 用VHDL编写的一个出租车计费器

用VHDL编写的一个出租车计费器，起步6元计2公里，此后每半公里计0.8元，停车等待每2.5分计0.8元。通过仿真，但未下载到CPLD测试

https://www.eeworm.com/dl/663/212461.html

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VHDL 编写出租车计费器

其他  CPU外围IC地址译码及读写寄存器的VHDL实现

CPU外围IC地址译码及读写寄存器的VHDL实现

https://www.eeworm.com/dl/534/215383.html

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VHDL CPU 地址译码

VHDL/FPGA/Verilog 实例制作的一个有关交通灯的VHDL代码

实例制作的一个有关交通灯的VHDL代码，从各模块到顶层文件的代码一一列出，详细周到，附带仿真波形图和芯片管脚锁定的相关内容，绝对物超所值。

https://www.eeworm.com/dl/663/215523.html

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VHDL 交通灯代码

文件格式  基于VHDL的I2C总线控制核设计与实现.

基于VHDL的I2C总线控制核设计与实现.

https://www.eeworm.com/dl/639/218702.html

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VHDL I2C 总线控制

VHDL/FPGA/Verilog 本代码介绍了使用VHDL开发FPGA的一般流程

本代码介绍了使用VHDL开发FPGA的一般流程，最终采用了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成，可以在较高速时钟频率（100MHz）下正常工作。该设计的频率计能准确的测量频率在1Hz到100MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终 ...

https://www.eeworm.com/dl/663/219674.html

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VHDL FPGA 代码流程

软件设计/软件工程  VHDLfullCODEforCAcodeGenerator.rar为CA码发生器的完整VHDL程序

VHDLfullCODEforCAcodeGenerator.rar为CA码发生器的完整VHDL程序，可用于CA码的产生与仿真验证等。

https://www.eeworm.com/dl/684/227211.html

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VHDLfullCODEforCAcodeGenerator VHDL 发生器

VHDL/FPGA/Verilog 此程序用通过PFGA用VHDL语言实现了傅立叶变换

此程序用通过PFGA用VHDL语言实现了傅立叶变换，希望对大家有用

https://www.eeworm.com/dl/663/227731.html

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PFGA VHDL 程序傅立叶变换

VHDL/FPGA/Verilog 用VHDL实现的除法器,非常好使,仿真通过了

用VHDL实现的除法器,非常好使,仿真通过了

https://www.eeworm.com/dl/663/227810.html

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VHDL 除法器仿真

嵌入式/单片机编程  cpld 与8051的总线接口VHDL源码非常好用试过的

cpld 与8051的总线接口VHDL源码非常好用试过的

https://www.eeworm.com/dl/647/230853.html

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cpld 8051 VHDL 总线接口

中间件编程  数字锁相环的源代码。用硬件编程语言VHDL编写。

数字锁相环的源代码。用硬件编程语言VHDL编写。

https://www.eeworm.com/dl/682/232417.html

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VHDL 数字锁相环源代码硬件编程

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