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https://www.eeworm.com/dl/663/261776.html VHDL/FPGA/Verilog

xilinx ddr3最新VHDL代码,通过调试

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https://www.eeworm.com/dl/663/263246.html VHDL/FPGA/Verilog

vhdl语言编写的一个秒表源码

vhdl语言编写的一个秒表源码，包括在LCD上显示的部分，附带TB源码，对初学者比较实用
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https://www.eeworm.com/dl/663/263486.html VHDL/FPGA/Verilog

FPGA中FLASH配置控制源码,VHDL和Verilog

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https://www.eeworm.com/dl/663/263837.html VHDL/FPGA/Verilog

vhdl实验 计数器：generate语句的应用

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https://www.eeworm.com/dl/663/267685.html VHDL/FPGA/Verilog

VHDL超声波测距源代码,大家看看

VHDL超声波测距源代码,大家看看，发表下意见。
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https://www.eeworm.com/dl/663/270394.html VHDL/FPGA/Verilog

基于vhdl的6进制计数器模块

基于vhdl的6进制计数器模块，实现0-5计数
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https://www.eeworm.com/dl/663/270395.html VHDL/FPGA/Verilog

基于vhdl的10进制计数器模块

基于vhdl的10进制计数器模块，实现0-9计数
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https://www.eeworm.com/dl/663/271041.html VHDL/FPGA/Verilog

单片机8051 IP内核的VHDL源码

单片机8051 IP内核的VHDL源码，需要的开发环境QUARTUS II 6.0。
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https://www.eeworm.com/dl/663/271056.html VHDL/FPGA/Verilog

BIST 电路IP核的VHDL语言源代码

BIST 电路IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。
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https://www.eeworm.com/dl/663/271078.html VHDL/FPGA/Verilog

SDRAM控制IP核的VHDL语言源代码

SDRAM控制IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。
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