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通讯/手机编程 用verilog编写的bch译码器

用verilog编写的bch译码器，包括测试文件，随机加载了比特流，进行了测试。
https://www.eeworm.com/dl/527/385840.html
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VHDL/FPGA/Verilog nc verilog 的使用说明和实例

nc verilog 的使用说明和实例，对于实用nc来进行仿真进行了详细说明。
https://www.eeworm.com/dl/663/386829.html
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VHDL/FPGA/Verilog Verilog hdl语言 常用乘法器设计

Verilog hdl语言 常用乘法器设计，可使用modelsim进行仿真
https://www.eeworm.com/dl/663/386852.html
下载: 83
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VHDL/FPGA/Verilog Verilog hdl语言 常用加法器设计

Verilog hdl语言 常用加法器设计，可使用modelsim进行仿真
https://www.eeworm.com/dl/663/386853.html
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VHDL/FPGA/Verilog Verilog hdl语言的常用除法器设计

Verilog hdl语言的常用除法器设计，可使用modelsim进行仿真
https://www.eeworm.com/dl/663/386855.html
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其他嵌入式/单片机内容 Verilog HDL编写的4条指令CPU

Verilog HDL编写的4条指令CPU
https://www.eeworm.com/dl/687/387632.html
下载: 145
查看: 1074

VHDL/FPGA/Verilog 使用verilog完成了RS编码的设计

使用verilog完成了RS编码的设计，编码参数为输入188，输出204
https://www.eeworm.com/dl/663/395565.html
下载: 63
查看: 1129

VHDL/FPGA/Verilog 基于verilog的fir滤波器设计

基于verilog的fir滤波器设计，用的并行结构。在前面基础上加入四级流水（加法器，并行乘法器，乘法结果相加两级），通过验证。
https://www.eeworm.com/dl/663/399117.html
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VHDL/FPGA/Verilog verilog语言 实现5分频程序

verilog语言 实现5分频程序
https://www.eeworm.com/dl/663/404865.html
下载: 86
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VHDL/FPGA/Verilog VERILOG 16-bit Analogue-Digital Converter

VERILOG 16-bit Analogue-Digital Converter
https://www.eeworm.com/dl/663/406290.html
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