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技术资料  基于verilog的数字时钟

用fpga实现数字时钟的设计，精度高，但有待完善！

https://www.eeworm.com/dl/965859.html

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verilog

技术资料  sram的verilog HDL代码

sram的verilog的代码欢迎下载

https://www.eeworm.com/dl/967962.html

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verilog sram

技术资料  加法器verilog代码

代码是用verilog编写的加法器的源代码，有进位选择，连波进位，还有进位跳跃多种方法描述全加器

https://www.eeworm.com/dl/968812.html

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verilog 加法器代码

技术资料  vhdl与verilog的不同

vhdl与verilog的不同，非常清楚的说明

https://www.eeworm.com/dl/969204.html

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verilog vhdl

技术资料  Verilog数码管显示

Verilog工程开发简要流程，开发环境为Quartus，实现了四个拨码开关输入，数码管显示对应的16进制字符。

https://www.eeworm.com/dl/970286.html

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Verilog 数码管

技术资料  verilog语言数字钟

实现数字钟多种功能，计时，报时，闹钟等多种功能.

https://www.eeworm.com/dl/973076.html

下载: 2

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verilog 数字钟

技术资料  verilog hdl 那些事建模

对于verilog的建模有很大帮助，特别是初学者

https://www.eeworm.com/dl/976052.html

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verilog 建模

技术资料  8选1的verilog

8选1单元的源代码，其中包括源代码，测试代码以及波形图

https://www.eeworm.com/dl/977137.html

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verilog

技术资料  可综合的Verilog语法

可综合的Verilog语法（剑桥大学，影印），希望对大家有用

https://www.eeworm.com/dl/978695.html

下载: 7

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Verilog

技术资料  verilog 4*4矩阵键盘

用verilog实现4*4矩阵键盘。将ROW[3:0]设为输入，COL[3:0]设为输出。如果没有任何键被按下，则ROW[3:0]一直被上拉为高电平。只有当有键被按下，且COL[3:0]中有低电平输出，ROW[3:0]中才有可能有低电平输入，也可说是被动地输入。

https://www.eeworm.com/dl/978960.html

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verilog 矩阵键盘

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