搜索：verilog hdl 是什么？

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https://www.eeworm.com/dl/663/233754.html VHDL/FPGA/Verilog

自己写的扩展功能时钟

自己写的扩展功能时钟，增加了年、月日计时，verilog代码，已在spatarn3实现。
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https://www.eeworm.com/dl/663/296750.html VHDL/FPGA/Verilog

讲述阻塞与非阻塞赋值的资料

讲述阻塞与非阻塞赋值的资料，很不错的资料，其实vhdl和verilog差别不打的
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https://www.eeworm.com/dl/663/304468.html VHDL/FPGA/Verilog

很好的几个FPGA工程

很好的几个FPGA工程，对提高FPGA设计有一定的帮助（注：代码为Verilog编写）。
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https://www.eeworm.com/dl/534/323912.html 其他

该文件包含以太网IP核的相关代码

该文件包含以太网IP核的相关代码，一共包含24个VERILOG源代码
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https://www.eeworm.com/dl/624/340400.html 串口编程

rs232控制器

rs232控制器，实现rs232的环境设置，verilog编写，所有权归opencores
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https://www.eeworm.com/dl/663/341882.html VHDL/FPGA/Verilog

以前在学校里的课程设计

以前在学校里的课程设计，使用verilog编写的一个CPU程序，可以下板子
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https://www.eeworm.com/dl/534/343759.html 其他

ALTERA上DE2平台

ALTERA上DE2平台，verilog描述，无符号乘法器，在数码管显示结果。
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https://www.eeworm.com/dl/663/355234.html VHDL/FPGA/Verilog

6级流水

6级流水，verilog实现浮点数的加法，其中浮点数格式符合IEEE754标准
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查看 1028
https://www.eeworm.com/dl/663/364641.html VHDL/FPGA/Verilog

从MIC输入一段音频然后

从MIC输入一段音频然后，再从AOUT的接口播放出来的verilog 的代码
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https://www.eeworm.com/dl/663/404166.html VHDL/FPGA/Verilog

本实验实现一个能显示小时

本实验实现一个能显示小时，分钟，秒的数字时钟（贝一特电子）Verilog源码
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