搜索：verilog hdl 是什么？

https://www.eeworm.com/dl/663/230494.html VHDL/FPGA/Verilog

用verilog编写的USB下载线程序实现USB协议和JTAG接口的数据转换实现状态机

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#USB #verilog #JTAG #编写

https://www.eeworm.com/dl/663/288847.html VHDL/FPGA/Verilog

使用verilog和VHDL两种硬件描述语言实现了一个ATA硬盘控制器

使用verilog和VHDL两种硬件描述语言实现了一个ATA硬盘控制器，包括源代码、测试仿真文件和说明文档

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#verilog #VHDL #ATA #硬件描述语言

https://www.eeworm.com/dl/663/289822.html VHDL/FPGA/Verilog

ps2 keyboard verilog源代码,支持ascii码.扫描码输出,扩展键输出,按下及释放信息输出

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#keyboard #verilog #ascii #输出

https://www.eeworm.com/dl/663/317921.html VHDL/FPGA/Verilog

利用verilog实现的一个（2,1,2）卷积码的编码器,很有用的哟!

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#verilog #卷积码 #编码器

https://www.eeworm.com/dl/663/328669.html VHDL/FPGA/Verilog

乘法实现利用verilog语言,经过仿真验证,功能正确无误.适用于初学者反复研究练习

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#verilog #乘法 #语言 #仿真验证

https://www.eeworm.com/dl/663/354747.html VHDL/FPGA/Verilog

用verilog编写的USB下载线程序实现USB协议和JTAG接口的数据转换实现状态机。

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#USB #verilog #JTAG #编写

https://www.eeworm.com/dl/663/388874.html VHDL/FPGA/Verilog

verilog code 16-bit carry look-ahead adder output [15:0] sum // 相加總和 output carryout // 進位 input

verilog code 16-bit carry look-ahead adder output [15:0] sum // 相加總和 output carryout // 進位 input [15:0] A_in // 輸入A input [15:0] B_in // 輸入B input carryin // 第一級進位 C0

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#output #look-ahead #carryout #verilog

https://www.eeworm.com/dl/542/390446.html 其他书籍

《Verilog程序设计》夏宇闻北京航空航天大学出版社第二版

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#Verilog #程序设计 #大学 #出版社

https://www.eeworm.com/dl/663/407667.html VHDL/FPGA/Verilog

采用FPGA实现色彩空间转换R’G’B’ to Y’CbCr的VHDL和verilog源代码,支持xilinx的各种器件.

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#verilog #xilinx #FPGA #CbCr

https://www.eeworm.com/dl/663/415435.html VHDL/FPGA/Verilog

VERILOG VERSION PIC16C57 是一个用于FPGA模拟PIC16C57的IP核

VERILOG VERSION PIC16C57 是一个用于FPGA模拟PIC16C57的IP核，有帮助文件，介绍了如何测试使用这个IP核。用VERILOG语言编写的。

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#PIC #16C #C57 #VERILOG