搜索：verilog hdl 是什么？

https://www.eeworm.com/dl/663/300713.html VHDL/FPGA/Verilog

给大家一些关于VERILOG方面的学习以及练习的资料主要是代码希望大家喜欢

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#VERILOG #家 #代码 #方面

https://www.eeworm.com/dl/663/303289.html VHDL/FPGA/Verilog

SD卡读写源代码.用Verilog编写.很不错.值得借鉴.特别对SD卡开发的人员!

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#Verilog #SD卡读写 #SD卡 #源代码

https://www.eeworm.com/dl/650/307537.html 人工智能/神经网络

用VERILOG语言编写的神经元权值连接的源代码,供大家享用,但是注释很少.

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#VERILOG #语言 #编写 #源代码

https://www.eeworm.com/dl/663/338834.html VHDL/FPGA/Verilog

北京大学verilog课件(2),补充上面一个,第14章到第22章内容.

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#verilog #大学

https://www.eeworm.com/dl/648/361105.html 单片机开发

自己用verilog写的试验xilinx开发板vertex2上灯间隔2秒一亮

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#verilog #vertex2 #xilinx #开发板

https://www.eeworm.com/dl/cadence/ebook/384005.html 电子书籍

状态机设计.应用环境 verilog。让读者了解状态机的基本原理和应用。

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#verilog #状态 #环境

https://www.eeworm.com/dl/542/390363.html 其他书籍

夏宇文老师的 VERILOG数字系统设计教程北京航空航天大学出版社

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#VERILOG #数字系统 #大学 #出版社

https://www.eeworm.com/dl/828910.html 技术资料

ADS8329 Verilog fpga 驱动源码 2.7V 至 5.5V 16 位 1MSPS 串

ADS8329 Verilog fpga 驱动源码，2.7V 至 5.5V 16 位 1MSPS 串行模数转换器 ADC芯片ADS8329数据采集的verilog代码，已经用在工程中，可以做为你的设计参考。( input clock,&nbsp; input timer_clk_r, input reset,&nbsp; output reg sample_over,&nbsp; output reg ad_convn,&nbsp; input ad_eocn,&nbs ...

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#ads8329 #verilog #fpga #驱动

https://www.eeworm.com/dl/845616.html 技术资料

FPGA控制DM9000A进行以太网数据收发的Verilog实现（程序、原理图、手册、文章）

FPGA控制DM9000A进行以太网数据收发的Verilog实现本文为实现高速数据的实时远程传输处理,提出了采用FPGA直接控制DM9000A进行以太网数据收发的设计思路，实现了一种低成本、低功耗和高速率的网络传输功能，最高传输速率可达100Mbps。 DM9000A简介主要特点 &nbsp;&nbsp;&nbsp; DM9000A实现以太网媒 ...

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#fpga #dm9000a #以太网 #数据收发 #verilog

https://www.eeworm.com/dl/854972.html 技术资料

运用verilog，实现了RS（255,247）的编码和BM算法的迭代译码，已通过仿真验证

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#verilog #编码 #bm #算法 #译码 #仿真