搜索：verilog hdl 是什么？

https://www.eeworm.com/dl/663/187266.html VHDL/FPGA/Verilog

拿verilog编写的som(自适应神经网络算法)

拿verilog编写的som(自适应神经网络算法)，用于障碍物检测，基于FPGA可综合实验，已经在altera的cylcone上实现

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#verilog #som #编写 #神经网络算法

https://www.eeworm.com/dl/663/187275.html VHDL/FPGA/Verilog

拿verilog和vhdl编写的串口通信代码(可综合)

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#verilog #vhdl #编写 #串口通信

https://www.eeworm.com/dl/663/200335.html VHDL/FPGA/Verilog

在quartusII下用verilog语言自己写的IP核

在quartusII下用verilog语言自己写的IP核，对FPGA开发初学者有帮助的。

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#quartusII #verilog #IP核 #语言

https://www.eeworm.com/dl/663/209611.html VHDL/FPGA/Verilog

verilog编程ps2接口设计,基于fpga的设计

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#verilog #fpga #ps2 #编程

https://www.eeworm.com/dl/663/211137.html VHDL/FPGA/Verilog

iic implementation,用verilog实现了IIC标准协议的功能

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#implementation #verilog #iic #IIC

https://www.eeworm.com/dl/687/213395.html 其他嵌入式/单片机内容

verilog 编写的pic16c5x时钟模块

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#verilog #pic #16c #16

https://www.eeworm.com/dl/694/213420.html 并行计算

这是一个用verilog实现的除法器代码。

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#verilog #除法器 #代码

https://www.eeworm.com/dl/687/214843.html 其他嵌入式/单片机内容

verilog 实现帧同步,比较简短的一个程序

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#verilog #帧同步 #比较 #程序

https://www.eeworm.com/dl/628/216765.html 编译器/解释器

【原创】生成各个子模块verilog文件的顶层文件

【原创】生成各个子模块verilog文件的顶层文件，自动完成模块的互连。减少冗余的繁琐的劳动。提高工作效率。

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#verilog #子模块

https://www.eeworm.com/dl/663/223166.html VHDL/FPGA/Verilog

uart串行口,用Verilog编写的.供大家参考

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#Verilog #uart #串行口 #编写