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技术资料  基于FPGA的嵌入式TCPIP协议栈的实现.rar

本文论述了嵌入式TCP/IP协议栈的实现，介绍了TCP/IP协议栈的原理，以及硬线实现TCP/IP协议栈的意义和应用。第一章为绪论，介绍论文研究的目的、内容、意义和国内外研究发展的现状。第二章介绍FPGA设计的流程和Verilog HDL设计语言。着重介绍了FPGA的代码输入、编译、综合、仿真和下载等等步骤，并且介绍了FPGA设计中使用 ...

https://www.eeworm.com/dl/896966.html

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TCPIP FPGA

教程资料  针对Xilinx公司FPGA的硬件电路原理与具体实现方法

文章介绍了系统的硬件电路原理与具体实现方法，其中主要包括载波恢\r\n复电路，PN 码捕获电路和跟踪电路，并针对Xilinx 公司FPGA 的特点，对各电\r\n路的实现进行优化设计，在不影响系统稳定性和精度的前提下，减少硬件资源\r\n消耗，提高硬件利用率。设计利用Verilog 硬件描述语言完成，通过后仿真验证\r\n电路正确性，并 ...

https://www.eeworm.com/dl/fpga/doc/17684.html

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教程资料  ETL-002 Altera Cyclone III系列FPGA开发板简介

ETL-002 FPGA开发板是以Altera公司的最新系列Cyclone III中的3C10为主芯片，并提供了极为丰富的芯片外围接口资源以及下载线，数据线以及资料光盘等。除了这些硬件外，我们还提供了十多个接口实验，并公开了电路原理图和实验的Verilog源代码，以便于大家对照学习，并可以在该开发板上进行二次开发。 ...

https://www.eeworm.com/dl/fpga/doc/32640.html

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Cyclone Altera FPGA ETL

嵌入式综合  U盘SoC的设计与实现

设计和实现了U盘SoC。本系统包括USB CORE和已验证过的CPU核、Nandflash、UDC_Control等模块，模块间通过总线进行通信。其中USB CORE为本文设计的重点，用Verilog HDL语言实现，同时并为此设计搭建了功能完备的Modelsim仿真环境，进行了仿真验证。 ...

https://www.eeworm.com/dl/566/34971.html

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SoC U盘

可编程逻辑  ETL-002 Altera Cyclone III系列FPGA开发板简介

ETL-002 FPGA开发板是以Altera公司的最新系列Cyclone III中的3C10为主芯片，并提供了极为丰富的芯片外围接口资源以及下载线，数据线以及资料光盘等。除了这些硬件外，我们还提供了十多个接口实验，并公开了电路原理图和实验的Verilog源代码，以便于大家对照学习，并可以在该开发板上进行二次开发。 ...

https://www.eeworm.com/dl/kbcluoji/40192.html

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Cyclone Altera FPGA ETL

测试测量  基于FPGA的数据采集系统设计

设计了一个基于FPGA的数据采集系统，并用Verilog HDL语言作为描述语言实现了对TLC0820的采样控制和FPGA的数据处理等过程的控制，以Xilinx ISE 9.1i软件为平台，进行了设计输入、分析与综合、仿真与验证等过程仿真实现了这一系统。

https://www.eeworm.com/dl/544/41776.html

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FPGA 数据采集系统设计

VHDL/FPGA/Verilog 用FPGA实现了RS232异步串行通信

用FPGA实现了RS232异步串行通信，所用语言是VHDL，另外本人还有Verilog的欢迎交流学习，根据RS232 异步串行通信来的帧格式，在FPGA发送模块中采用的每一帧格式为：1位开始位+8位数据位+1位奇校验位+1位停止位，波特率为2400。由设置的波特率可以算出分频系数，具体算法为分频系数X=CLK/(BOUND*2)。 ...

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FPGA 232 RS 异步串行通信

VHDL/FPGA/Verilog 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟

设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现,还有完整的实验报告 ...

https://www.eeworm.com/dl/663/368560.html

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分计时数字

VHDL/FPGA/Verilog 在Altera公司的Cyclone系列FPGA开发板上试验的按键中断程序

在Altera公司的Cyclone系列FPGA开发板上试验的按键中断程序，希望对那些学习中断开发的初学者有帮助。 pio_key.v是verilog编写的按键中断程序，对应四个按键，按其中任何一个键都可以发送一个中断； keyint.c是Nios中编写的C程序，用于检测按键的中断，如果检测到中断，会检测是哪个按键按下，从而执行相应的程序！ ...

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Cyclone Altera FPGA 开发板

技术资料  基于FPGA的多功能实验板的设计

设计和实现了一个以Altera FPGA的Cyclone器件EP1C6Q240C8为核心的多功能实验板.它分为核心板和扩展板, 用户可以结合QuartusII集成开发环境, 使用VHDL语言、Verilog HDL语言或原理图, 进行编辑、综合和仿真, 通过本实验开发板加载配置并进行设计验证.经过测试验证了实验板的可行性和稳定性, 能够满足教学和科研的需要. ...

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