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技术资料  电梯控制模拟实验系统的设计

为了满足自动化等相关专业实验教学的要求,本着教研结合的原则,设计了一种针对教学和科研的参照真实电梯运行的五层电梯控制系统。系统选择STM32作为控制单元,步进电机作为驱动单元,通过电机正反转实现电梯的升降,通过按键选择想要到达的楼层并在数码管上实时显示。该实验系统可靠性高、成本低,能够较为真实地模拟出一台五层 ...

https://www.eeworm.com/dl/894723.html

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电梯

技术资料  基于单片机的智能安防报警系统

提高安防措施已成为现代很多家庭优先考虑的问题之一。针对家庭安全的要求,设计了一种基于单片机的智能安防报警系统。该设计由硬件电路设计和软件设计两大块组成。硬件电路由状态指示灯、单片机STC89C52最小系统、蜂鸣器报警模块和DYP-ME003人体红外传感器模块组成。软件设计由单片机C语言软件开发系统Keil进行程序编写,对其 ...

https://www.eeworm.com/dl/897797.html

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单片机智能安防报警系统

VHDL/FPGA/Verilog altera公司提供的适用于包涵DSP内核的FPGA的二维DCT变换源码

altera公司提供的适用于包涵DSP内核的FPGA的二维DCT变换源码，语言是：verilog 性能不错，不过资源消耗有点大，可以用来学习多项式变换的DCT算法

https://www.eeworm.com/dl/663/133357.html

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altera FPGA DSP DCT

VHDL/FPGA/Verilog 在maxplusII平台上开发的一个交通等内核

在maxplusII平台上开发的一个交通等内核，该文件中有多个版本，为实现交通灯的不同功能，同时后续版本也是对前面版本的修改与优化，基于verilog HDL语言

https://www.eeworm.com/dl/663/244445.html

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maxplusII 内核

VHDL/FPGA/Verilog UART16550兼容的串行通讯控制器

UART16550兼容的串行通讯控制器，Verilog语言描述，采用Altera Cyclone系列芯片实现FPGA综合，因为FIFO部分利用到内部资源实现。已经在某项目中成功应用，特此推出。

https://www.eeworm.com/dl/663/308066.html

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16550 UART 兼容串行通讯

VHDL/FPGA/Verilog crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a ver

crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a verilog module of byte paralle crc. CRC16_D8_m_tb.v is the testbench file of above module.

https://www.eeworm.com/dl/663/326356.html

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crc_table reset seed for

技术资料  视频、图像压缩代码

视频、图像压缩代码，内附使用说明，建立相应工程后，将Verilog代码ADD之后就可以编译调试，对于学习图像压缩或熟悉FPGA调试环境的人员会有一定的帮助

https://www.eeworm.com/dl/928463.html

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视频图像压缩代码

技术资料  8位单片机与以太网控制器RTL8029接口的VHDL设计.pdf

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->8位单片机与以太网控制器RTL8029接口的VHDL设计.pdf

https://www.eeworm.com/dl/933091.html

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8029 VHDL

技术资料  cpld实现曼彻斯特编解码

基于Verilog实现的CPLD曼彻斯特编解码方案，经过多个工业项目验证，可直接用于高速通信系统设计。代码结构清晰，逻辑稳定，适合需要低延迟和高可靠性的应用场景。

https://www.eeworm.com/dl/1000875.html

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CPLD 曼彻斯特编码 Verilog 通信协议

技术资料  高速FIR滤波器设计与FPGA实现

基于实际工程案例的高速FIR滤波器设计与FPGA实现方案，涵盖算法优化与硬件加速细节，适用于通信与信号处理领域。提供可复用的Verilog代码结构，提升开发效率。

https://www.eeworm.com/dl/1003310.html

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FPGA 高速滤波器 FIR设计信号处理

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VHDL/FPGA/Verilog altera公司提供的适用于包涵DSP内核的FPGA的二维DCT变换源码

VHDL/FPGA/Verilog 在maxplusII平台上开发的一个交通等内核

VHDL/FPGA/Verilog UART16550兼容的串行通讯控制器

VHDL/FPGA/Verilog crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a ver

技术资料  视频、图像压缩代码

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