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VHDL/FPGA/Verilog 很好的几个FPGA工程

很好的几个FPGA工程，对提高FPGA设计有一定的帮助（注：代码为Verilog编写）。

https://www.eeworm.com/dl/663/304468.html

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FPGA 工程

其他  该文件包含以太网IP核的相关代码

该文件包含以太网IP核的相关代码，一共包含24个VERILOG源代码

https://www.eeworm.com/dl/534/323912.html

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以太网 IP核代码

串口编程  rs232控制器

rs232控制器，实现rs232的环境设置，verilog编写，所有权归opencores

https://www.eeworm.com/dl/624/340400.html

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232 rs 控制器

VHDL/FPGA/Verilog 以前在学校里的课程设计

以前在学校里的课程设计，使用verilog编写的一个CPU程序，可以下板子

https://www.eeworm.com/dl/663/341882.html

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其他  ALTERA上DE2平台

ALTERA上DE2平台，verilog描述，无符号乘法器，在数码管显示结果。

https://www.eeworm.com/dl/534/343759.html

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ALTERA DE2

VHDL/FPGA/Verilog 用于FPGA的huffman算法的HDL编码

用于FPGA的huffman算法的HDL编码，包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。

https://www.eeworm.com/dl/663/344123.html

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huffman FPGA HDL 算法

VHDL/FPGA/Verilog 用于FPGA的量化算法的HDL编码

用于FPGA的量化算法的HDL编码，包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。

https://www.eeworm.com/dl/663/344127.html

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FPGA HDL 量化算法编码

VHDL/FPGA/Verilog 6级流水

6级流水，verilog实现浮点数的加法，其中浮点数格式符合IEEE754标准

https://www.eeworm.com/dl/663/355234.html

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VHDL/FPGA/Verilog 从MIC输入一段音频然后

从MIC输入一段音频然后，再从AOUT的接口播放出来的verilog 的代码

https://www.eeworm.com/dl/663/364641.html

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MIC 输入音频

VHDL/FPGA/Verilog 伪随机序列产生器－filtered 代进位反馈移位寄存器

伪随机序列产生器－filtered 代进位反馈移位寄存器，verilog hdl 原代码。

https://www.eeworm.com/dl/663/374707.html

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filtered 伪随机序列产生器进位

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