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汇编语言 这是rs（255

这是rs（255，223）编码的verilog源程序。里面有：encode、decode、test－bench等文件。
https://www.eeworm.com/dl/644/176555.html
下载: 200
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VHDL/FPGA/Verilog 这是在FPGA上实现的数字钟功能

这是在FPGA上实现的数字钟功能，用VERILOG语言编程，已功过编译，仿真验证
https://www.eeworm.com/dl/663/213295.html
下载: 28
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VHDL/FPGA/Verilog RS编码

RS编码，verilog编写，可以自定义多项式，(255,233)和(204,188)均可。
https://www.eeworm.com/dl/663/258747.html
下载: 148
查看: 1111

VHDL/FPGA/Verilog 数字频率合成器芯片AD9852 的配置文件

数字频率合成器芯片AD9852 的配置文件，HDL级的Verilog代码
https://www.eeworm.com/dl/663/261980.html
下载: 82
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并行计算 采用匹配滤波

采用匹配滤波，实现伪码捕获功能，模块内部可以产生简单噪声来验证捕获性能(verilog)
https://www.eeworm.com/dl/694/278232.html
下载: 57
查看: 1030

VHDL/FPGA/Verilog Cores are generated from Confluence a modern logic design language. Confluence is a simple, yet high

Cores are generated from Confluence a modern logic design language. Confluence is a simple, yet highly expressive language that compiles into Verilog, VHDL, and C
https://www.eeworm.com/dl/663/310372.html
下载: 187
查看: 1088

VHDL/FPGA/Verilog SD卡读取音频数据

SD卡读取音频数据，由VGA显示。Verilog HDL语言编写，适用DE2实验箱
https://www.eeworm.com/dl/663/311715.html
下载: 80
查看: 1070

VHDL/FPGA/Verilog ＦＰＧＡ实现全数字锁相环

ＦＰＧＡ实现全数字锁相环，利用硬件描述评议verilog HDL，顶层文件ＤＰＬＬ．Ｖ
https://www.eeworm.com/dl/663/316399.html
下载: 61
查看: 1086

金融证券系统 SDRAM器件mt48lc4m16.v源码

SDRAM器件mt48lc4m16.v源码，是一个功能的verilog代码。
https://www.eeworm.com/dl/638/336135.html
下载: 58
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VHDL/FPGA/Verilog 液晶显示驱动源程序代码

液晶显示驱动源程序代码，所用芯片为ILI9325，用的是verilog 编写
https://www.eeworm.com/dl/663/372977.html
下载: 163
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