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synopsys 的查询结果
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技术资料 Systemverilog2
SystemVerilog近两年得到了长足的发展。 一方面，EDA三大家都纷纷推出了自己的工具来支持，同时也在验证方法学上提出了很好的解决方案。 Cadence 和MentorGraphics 两家共同推出了OVM验证方法，Synopsys也推出了VMM的验证方法。在这三大家的推动下，验证和设计有统一到systemverilog的趋势。 ...
技术教程 Saber入门教程中文
SABER是美国Analogy公司开发、现由Synopsys公司经营的系统仿真软件，是一种多技术、多领域的系统仿真产品，现已成为混合信号、混合技术设计和验证工具的业界标准，可用于电子、电力电子、机电一体化、机械、光电、光学、控制等不同类型系统构成的混合系统仿真，这也是SABER的最大特点。本文为Saber软件的中文入门教程 ...
技术资料 Saber入门教程中文
SABER是美国Analogy公司开发、现由Synopsys公司经营的系统仿真软件，是一种多技术、多领域的系统仿真产品，现已成为混合信号、混合技术设计和验证工具的业界标准，可用于电子、电力电子、机电一体化、机械、光电、光学、控制等不同类型系统构成的混合系统仿真，这也是SABER的最大特点。本文为Saber软件的中文入门教程 ...
单片机编程 一种8位单片机中ALU的改进设计
文章提出了一种精简指令集8 位单片机中, 算术逻辑单元的工作原理。在此基础上, 对比传统PIC 方案、以及在ALU 内部再次采用流水线作业的332 方案、44 方案, 并用Synopsys 综合工具实现了它们。综合及仿真结果表明, 根据该单片机系统要求, 44 方案速度最高, 比332 方案可提高43.9%, 而面积仅比最小的332 方案增加1.6%。在分析 ...
技术资料 vivado集成开发环境时序约束介绍
本文主要介绍如何在Wado设计套件中进行时序约束，原文出自 xilinx中文社区。1 Timing Constraints in Vivado-UCF to xdcVivado软件相比于sE的一大转变就是约束文件，5E软件支持的是UcF（User Constraints file，而 Vivado软件转换到了XDc（Xilinx Design Constraints）。XDC主要基于SDc（Synopsys Design Constraints）标准 ...
allegro State Machine Coding Styles for Synthesis
 
本文论述了状态机的verilog编码风格,以及不同编码风格的优缺点，Steve Golson's 1994 paper, "State Machine Design Techniques for Verilog and VHDL" [1], is agreat paper on state machine design using Verilog, VHDL and Synopsys tools. Steve's paper alsooffers in-depth background concernin ...
可编程逻辑 State Machine Coding Styles for Synthesis
 
本文论述了状态机的verilog编码风格,以及不同编码风格的优缺点，Steve Golson's 1994 paper, "State Machine Design Techniques for Verilog and VHDL" [1], is agreat paper on state machine design using Verilog, VHDL and Synopsys tools. Steve's paper alsooffers in-depth background concernin ...
技术资料 vivado2015 license
Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设 ...
ALTERA FPGA开发软件 Quartus II 6.0.rar
6.0版的Quartus? II软件包括了由FPGA供应商提供的第一款时序分析工具TimeQuest时序分析仪，为业界标准Synopsys设计约束（SDC）时序格式提供自然、全面的支持。这一最新版本还包括扩展的团队设计功能，能够有效管理高密度设计团队之间的协作。这些改进迎合了当今高密度90nm的设计要求，同时为满足客户对更高密度FPGA的需求以 ...
经验 VIVADO集成开发环境时序约束
本文主要介绍如何在Vivado设计套件中进行时序约束，原文出自Xilinx中文社区。
Vivado软件相比于ISE的一大转变就是约束文件，ISE软件支持的是UCF(User
Constraints File)，而Vivado软件转换到了XDC(Xilinx
Design Constraints)。XDC主要基于SDC(Synopsys
Design Constraints)标准，另外集成了Xilinx的一些约束标准，可 ...