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VHDL/FPGA/Verilog 8位的加法器设计
8位的加法器设计，分4个工程完成的，用的是Quartus II软件。
VHDL/FPGA/Verilog 一个PWM参数器
一个PWM参数器，里面有所有仿真结果，在QUARTUS软件打开，自己设计的
VHDL/FPGA/Verilog SoC-Wishbone System IP核的VHDL语言源代码
SoC-Wishbone System IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。
VHDL/FPGA/Verilog ARM7系统IP核的VHDL语言源代码
ARM7系统IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。
VHDL/FPGA/Verilog 键盘控制电路IP核的VHDL语言源代码
键盘控制电路IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。
VHDL/FPGA/Verilog eeprom的Verilog HDL源代码
eeprom的Verilog HDL源代码，含eeprom的读写！Quartus II5.0平台测试通过！
VHDL/FPGA/Verilog 用VHDL语言实现的FFT源代码
用VHDL语言实现的FFT源代码，好使的程序，大家试试。QUARTUS II软件开发
VHDL/FPGA/Verilog 实现6位数据宽度的并串转换
实现6位数据宽度的并串转换，编译和仿真完美实现,编程环境Quartus.
中间件编程 七段阴极数码管的FPGA控制程序
七段阴极数码管的FPGA控制程序，开发平台为ISE或者quartus
软件工程 基于simulink的二进制运算
基于simulink的二进制运算，通过simulink建模，然后生成代码在quartus下仿真。