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nios ii 的查询结果
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文件格式 至今还没有弄明白为什么要用ModelSim
至今还没有弄明白为什么要用ModelSim，因为看波形Quartus II自带的工具就可以了
VHDL/FPGA/Verilog FPGA开发入门的Verilog HDL程序2---梁祝音乐播放,真实可用
FPGA开发入门的Verilog HDL程序2---梁祝音乐播放,真实可用，验证通过，工程环境为Altera Quartus II
Linux/uClinux/Unix编程 errt233
24）哈哈 ii 和改革和呵呵呵呵呵呵呵呵呵呵呵呵呵呵呵呵个
技术资料 Quartus13.1与modelsim的联调
该文档为Quartus-II-13.1与自带modelsim-Altera-10.0d仿真软件的联调，不错的资料
技术资料 探索者stm32f407 UCOS手册
详细介绍在STM32F4上移植ucos ii和UCOS iii 同时对RTOS进行详细的介绍
技术资料 基于FPGA的频率计
基于altera 的cyclone 做的频率计源码，使用的是verilog进行编写，eda工具是quartus ii 12.0
技术资料 ucos 移植msp430
ucos ii移植到msp430F149 有详细的源码，供大家参考，相互交流，共同个学习。
技术资料 基于VHDL的键盘扫描电路
设计了一个在MAX+PLUS II上仿真的4键扫描电路，用行列扫描法实现。
教程资料 基于FPGA的DDS IP核设计方案
以Altera公司的Quartus Ⅱ 7.2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核Nios II，构成可编程片上系统（SOPC），利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片 ...
可编程逻辑 基于FPGA的DDS IP核设计方案
以Altera公司的Quartus Ⅱ 7.2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核Nios II，构成可编程片上系统（SOPC），利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片 ...