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modelSim 的查询结果
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VHDL/FPGA/Verilog Verilog作业 ：自己写的源码输入
Verilog作业 ：自己写的源码输入，补码输出的，由状态机控制的四位加法器，为保证时序，加法器模块为超前近位加法器，包含测试台，通过 Modelsim 、Synplify仿真。
其他书籍 由于目前所用到的FPGA器件以Altera的为主
由于目前所用到的FPGA器件以Altera的为主，所以下面的例子也以Altera为例，工具组合为 modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法对于其他厂家和工具也是基本适用的。
学术论文 基于Verilog HDL设计的多功能数字钟
本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 4.1 和ModelSim
VHDL/FPGA/Verilog 本程序对如何使用altera系列芯片片上ram进行实例演示
本程序对如何使用altera系列芯片片上ram进行实例演示，采用Verilog HDL语言编写，并使用modelsim与quartus联合进行功能仿真。本原码是红色逻辑开发板的试验程序，值得一看。
技术资料 基于FPGA的智能控制器设计及测试方法研究
通过模糊自整定PID 控制器的设计，本文提出了一种基于VHDL 描述、DSP Builder 和Modelsim 混合仿真、FPGA实现的智能控制器设计及测试新方法。首先，通过MATLAB 仿真，得出
技术资料 基于Verilog HDL设计的多功能数字钟
本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 4.1 和ModelSim
VHDL/FPGA/Verilog 这是一个Verilog HDL编写的RISC cpu的程序
这是一个Verilog HDL编写的RISC cpu的程序，该程序共10个子程序，实现了简单的RISC cpu，可供初学者参考，学习硬件描述语言，及设计方法。该程序通过了modelsim仿真验证。
系统设计方案 本系统使用VHDL语言进行设计
本系统使用VHDL语言进行设计，采用自上向下的设计方法。目标器件选用Xilinx公司的FPGA器件，并利用Xilinx ISE 7.1 进行VHDL程序的编译与综合，然后用Modelsim Xilinx Edition 6.1进行功能仿真和时序仿真。
其他 骏龙提供的最新quartus8.0的license
骏龙提供的最新quartus8.0的license，包括Quartus II 8.0，NIOS II 8.0（在Quartus II的license里面），DSP Builde 8.0，ModelSim-Altera 6.1g (Quartus II 8.0)，新Quartus II的license支持远程桌面访问的功能。
技术资料 基于FPGA的横向LMS算法的实现
基于FPGA的横向LMS算法的实现:提出了一种利用matlab/simulink中DSP Builder模块库算法模型。然后应用FPGA设计软件ModelSim和Quartus II分析自适应滤波器速度和消耗逻辑单元数的设计方法。