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maxplus 的查询结果
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其他 实现D触发器的基本功能,D触发器的功能是时钟信号为上升沿时检测输入信号并将其赋值给输出信号并维持到下一个上升沿(压缩包内为所有MAXPLUS2程序)
实现D触发器的基本功能,D触发器的功能是时钟信号为上升沿时检测输入信号并将其赋值给输出信号并维持到下一个上升沿(压缩包内为所有MAXPLUS2程序)
VHDL/FPGA/Verilog 用vhdl实现24小时计数器
用vhdl实现24小时计数器，方法简单实用。 仿真环境MAXPLUS-
压缩解压 基于FPGA的usb程序
基于FPGA的usb程序，采用VHDL语言编写。
开发环境为ISE或者MAXPLUS2。
VHDL/FPGA/Verilog vhdl语言设计频率计
vhdl语言设计频率计，十进制加法器.运用maxplus2运行，
VHDL/FPGA/Verilog 出租车计价器
出租车计价器，简单、方便，采用verilog hdl语言编写，所用平台是MAXPLUS软件
技术资料 MAX+PLUS_II_编程.pptx
此ppt为maplus的使用讲解，对正确认识maxplus有一定帮助
嵌入式/单片机编程 译码器的逻辑功能是将已赋予特定含义的一组二进制输入代码的原意"翻译"出来,变成对应的输出高低电平信号.该程序为3-8译码器.基于VHDL,其开发环境是MAXPLUS2.
译码器的逻辑功能是将已赋予特定含义的一组二进制输入代码的原意"翻译"出来,变成对应的输出高低电平信号.该程序为3-8译码器.基于VHDL,其开发环境是MAXPLUS2.
教程资料 基于FPGA的usb程序
基于FPGA的usb程序，采用VHDL语言编写。\r\n开发环境为ISE或者MAXPLUS2。
matlab例程 在matlab仿真的基础上
在matlab仿真的基础上，用maxplus2实现等波纹法的程序代码