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https://www.eeworm.com/dl/514/11933.html 学术论文

基于FPGA的视频压缩IP核设计

结合视频压缩的理论以及IP核设计中对于仿真验证的要求,本文设计了视频压缩IP核FPGA仿真验证平台.其硬件子平台以Xilinx公司XC2V3000为核心,针对视频压缩IP核应用仿真要求设计外围电路,构建一个视频压缩IP核的硬件仿真原型,采用运行于上位机上的控制和驱动软件作为软件解码子平台.同时还设计了完全独立于 ...
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https://www.eeworm.com/dl/514/13714.html 学术论文

雷达信号处理在FPGA中的IP核

随着雷达信号处理技术的不断发展，通用化、系统化、模块化的设计标准日益受到人们的重视，而FPGA和可复用IP核技术的发展使之成为可能。文中从三个方面进行IP内核的开发，一是采用硬件描述语言实现雷达信号处理IP核设计；二... ...
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https://www.eeworm.com/dl/532/15152.html 书籍源码

altera的FFT IP核的用户手册

altera的FFT IP核的用户手册，介绍了如何使用ALTERA IP核生成FFT核，如何设置参数并讲述了如何仿真，适用于通信方面的FPGA设计工程师，学生
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https://www.eeworm.com/dl/fpga/doc/32544.html 教程资料

基于FPGA的DDS IP核设计方案

以Altera公司的Quartus Ⅱ 7.2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核Nios II，构成可编程片上系统（SOPC），利用极少的硬件资源实现了可重构信号源。该系统 ...
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https://www.eeworm.com/dl/kbcluoji/39964.html 可编程逻辑

基于FPGA的DDS IP核设计方案

以Altera公司的Quartus Ⅱ 7.2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核Nios II，构成可编程片上系统（SOPC），利用极少的硬件资源实现了可重构信号源。该系统 ...
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https://www.eeworm.com/dl/663/129013.html VHDL/FPGA/Verilog

FFT变换的IP核的源代码 VHDL~

FFT变换的IP核的源代码 VHDL~
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https://www.eeworm.com/dl/663/166447.html VHDL/FPGA/Verilog

本文件是altera公司fpga的ip核

本文件是altera公司fpga的ip核，从国外网站下载的免费源码。
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https://www.eeworm.com/dl/663/251931.html VHDL/FPGA/Verilog

128点fft的IP核vhdl源代码

128点fft的IP核vhdl源代码，另有其控制代码。
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https://www.eeworm.com/dl/663/271056.html VHDL/FPGA/Verilog

BIST 电路IP核的VHDL语言源代码

BIST 电路IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。
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https://www.eeworm.com/dl/663/271078.html VHDL/FPGA/Verilog

SDRAM控制IP核的VHDL语言源代码

SDRAM控制IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。
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