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技术资料  秒表

通过Verilog HDl语言设计数字秒表，设计灵活。

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Verilog 设计

技术资料  fifo源码含testbench

基于Quartus的FIFO设计 Verilog HDL语言含testbench

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技术资料  hzwjy2100

秒表设计 verilog hdl quartusii 9.0 modelsim 仿真平台

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hzwjy 2100

VHDL/FPGA/Verilog 基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219数码管显示芯片、4X4矩阵键盘、TDA2822功放芯片及扬声器等实现了《电子线路设计&

基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219数码管显示芯片、4X4矩阵键盘、TDA2822功放芯片及扬声器等实现了《电子线路设计&#8226 测试&#8226 实验》课程中多功能数字钟实验所要求的所有功能和其它一些扩展功能。包括：基本功能——以数字形式显示时、分、秒的时间，小时计数器为同步24进制，可手 ...

https://www.eeworm.com/dl/663/202267.html

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Cyclone Verilog Altera 144C

VHDL/FPGA/Verilog 有实验结果,用MOSIN6编写的,是Verilog HDL语言实现的. 练习三利用条件语句实现计数分频时序电路实验目的： 1. 掌握条件语句在简单时序模块设计中的使用； 2. 学习在Ver

有实验结果,用MOSIN6编写的,是Verilog HDL语言实现的. 练习三利用条件语句实现计数分频时序电路实验目的： 1. 掌握条件语句在简单时序模块设计中的使用； 2. 学习在Verilog模块中应用计数器； 3. 学习测试模块的编写、综合和不同层次的仿真。练习四阻塞赋值与非阻塞赋值的区别实验目的： 1．通过实验，掌握阻塞赋值与 ...

https://www.eeworm.com/dl/663/368561.html

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Verilog MOSIN6 HDL Ver

VHDL/FPGA/Verilog 本文介绍了乐曲演奏电路的设计与实现中涉及的CPLD／FPGA可编程逻辑控件,开发环境MAX+PLUSⅡ,硬件描述语言HDL以及介绍了在MAX+PLUSⅡ的EDA 软件平台上, 一种基于FPGA 的乐曲

本文介绍了乐曲演奏电路的设计与实现中涉及的CPLD／FPGA可编程逻辑控件,开发环境MAX+PLUSⅡ,硬件描述语言HDL以及介绍了在MAX+PLUSⅡ的EDA 软件平台上, 一种基于FPGA 的乐曲发生器的设计方法, 并给出了设计的顶层电路图和底层模块的VHDL（或AHDL）源程序。该设计的正确性已通过硬件实验得到验证。 ...

https://www.eeworm.com/dl/663/471162.html

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FPGA PLUS MAX CPLD

驱动程序  LCD1602.rar

Verilog HDL语言的LCD1602液晶驱动程序

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1602 LCD

VHDL/FPGA/Verilog 十六位超前进位加法器

十六位超前进位加法器，Verilog HDL

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十六位加法器进位

VHDL/FPGA/Verilog 先入先出缓冲存储器

先入先出缓冲存储器，采用verilog hdl

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缓冲存储器

VHDL/FPGA/Verilog FIFO 源程序

FIFO 源程序，verilog HDL实现，自己验证过，没问题

https://www.eeworm.com/dl/663/460488.html

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FIFO 源程序

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