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技术资料 Verilog HDL入门
Verilog HDL入门，基础教材，适合新手
技术资料 Verilog HDL教程
Verilog HDL教程，以及相应的源码，适用于初学者的学习
技术资料 Active HDL 9.1
ALDEC公司的Active-HDL是一个开放型的仿真工具。可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机方式。
技术资料 Active HDL 9.1
Active-HDL是集成VHDL，Verilog，EDIF，System C开发环境美国、内华达州－提供ASIC及FPGA先进设计工具以及混合语言模拟的领导厂商－Aldec,Inc.，于近日宣布Active-HDL最新版本-Active-HDL 8.1，已于2008年09月11日正式上市。Active-HDL是集成VHDL，Verilog，EDIF，System C开发环境。它由设计工具，VHDl&Verilog编译器，单 ...
技术资料 Active HDL 8.4.30
ALDEC公司的Active-HDL是一个开放型的仿真工具。 可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机 方式
技术资料 Verilog HDL设计
完整的设计资料，可以使你从软件的设计方面更加的了解硬件描述语言的架构及其设计层次
技术资料 Verilog hdl UART
I2c 接口源码，通过uart 收发查看数据是否正确。