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单片机开发 4x4矩阵键盘电子琴把“单片机系统”区域中的P1.0 端口用导线连接到“音频放大模块”区域中的SPK IN 端口上； （2． 把“单片机系统“区域中的P3.0－P3.7 端口用8 芯排线连接到“4X
4x4矩阵键盘电子琴把“单片机系统”区域中的P1.0 端口用导线连接到“音频放大模块”区域中的SPK IN 端口上；
（2． 把“单片机系统“区域中的P3.0－P3.7 端口用8 芯排线连接到“4X4 行列式键盘”区域中的C1－音乐产生的方法；
一首音乐是许多不同的音阶组成的，而每个音阶对应着不同的频率，这样我们就可以利用不同的频率
...
单片机开发 实验箱整体布局及各实验模块框图.实验一、函数信号发生器,实验二、交实验四、扫频电源,流毫伏表,实验三、单片机低频信号发生器,实验五、频率计,实验十、二阶网络函数的模拟,实验十一、抽样定理
实验箱整体布局及各实验模块框图.实验一、函数信号发生器,实验二、交实验四、扫频电源,流毫伏表,实验三、单片机低频信号发生器,实验五、频率计,实验十、二阶网络函数的模拟,实验十一、抽样定理
文章/文档 研究了基于块填充的图像修复算法,修复图像的质量容易受到待修复区域边界像素修 复顺序的影响,通过分析待修复区域像素点所在模块的图像特征,改进了填充算法的优先权, 分别是基于P-Laplace算子和E
研究了基于块填充的图像修复算法,修复图像的质量容易受到待修复区域边界像素修
复顺序的影响,通过分析待修复区域像素点所在模块的图像特征,改进了填充算法的优先权,
分别是基于P-Laplace算子和Euler’s elastica模型的优先权计算方法的改进。实验结果证实了文中
所介绍算法能有效提高重建图像的感知质量。 ...
VHDL/FPGA/Verilog :介绍了基于FPGA的FIR数字滤波器的设计与实现,该设计利用Matlab工具箱设计窗函数计算FIR滤波器系数,并通过VHDL层次化设计方法,同时FPGA与单片机有机结合,采用C51及VHDL语言模块
:介绍了基于FPGA的FIR数字滤波器的设计与实现,该设计利用Matlab工具箱设计窗函数计算FIR滤波器系数,并通过VHDL层次化设计方法,同时FPGA与单片机有机结合,采用C51及VHDL语言模块化的设计思想及进行优化编程,有效实现了键盘可设置参数及LCD显示。结果表明此实现结构能进一步完善数据的快速处理和有效控制,提高了设计的灵活性 ...
嵌入式/单片机编程 用到飞利浦的TEA5767的收音机模块,SP3767和TEA5767完全兼容 TEA5767采用I2C或者三线接口控制,我是用的I2C,单片机用STC89C52,带1K EEPROM,可以掉电存
用到飞利浦的TEA5767的收音机模块,SP3767和TEA5767完全兼容
TEA5767采用I2C或者三线接口控制,我是用的I2C,单片机用STC89C52,带1K EEPROM,可以掉电存台,1602LCD显示,这里只给了TEA5767的控制程序,
TEA5767读写数据都是5个字节,其中PLL参数14位.
嵌入式/单片机编程 -- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在 --PC机上安装一个串口调试工具来验证程序的功能。 -- 程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控 --
-- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在
--PC机上安装一个串口调试工具来验证程序的功能。
-- 程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控
--制器，10个bit是1位起始位，8个数据位，1个结束
--位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实
--现相应的波特率 ...
文章/文档 所 设计的 无线数 传模块 由单 片射 频收发 器芯片 波器和压控振荡器组成。压控振荡器由片内的振荡电路 nRF903、微控制器MSP430F1121和接 口芯片75LV4737A 和外接的L
所 设计的 无线数 传模块 由单 片射 频收发 器芯片 波器和压控振荡器组成。压控振荡器由片内的振荡电路
nRF903、微控制器MSP430F1121和接 口芯片75LV4737A 和外接的LC谐振回路组成。要发射的数据通过DATA端
组 成 ，工作 在 915MHz国际通用的 ISM 频 段 ； GMSK／ 输入 。 ...
汇编语言 テ?4LS164/74HC164的一个示例 74HC164是串入并出的数据移位模块,在其时钟端(CK)每送入一个时钟 脉冲,则其当前的数据线(DT)状态即被移位至输出端输出,164的数据
テ?4LS164/74HC164的一个示例
74HC164是串入并出的数据移位模块,在其时钟端(CK)每送入一个时钟
脉冲,则其当前的数据线(DT)状态即被移位至输出端输出,164的数据
在时钟上升沿被锁存,输出由A向H依次移位
其他 实现了3个dll功能
实现了3个dll功能，建立非mfc的dll静态连接，显示已装载模块，显示已装载模块，运行时动态调用dll,功能全面的阿
VHDL/FPGA/Verilog 一个简单的Modular Design设计,源代码
一个简单的Modular Design设计,源代码，分别用Verilog和VHDL两种语言描述，本设计顶层模块由3个子模块组成.