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ddr 的查询结果
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技术资料 基于FPGA的DDR3SDRAM控制器设计及实现
该文档为基于FPGA的DDR3SDRAM控制器设计及实现总结文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………
技术资料 DDR4板设计及信号完整性验证的挑战
DDR4板设计及信号完整性验证的挑战
技术资料 Xilinx Spartan 6的DDR3原理图+用户手册
板子采用4层PCB，层叠情况：Top -> GND -> Power -> Bottom板子芯片情况：(1) FPGA: Xilinx Spartan6系列的XC6SLX16-FTG256(2) DDR3: Micron的MT41J128M16，2Gbit存储容量(2) 电源：采用2片Onsemi的NCP1529分别为FPGA Core 1.2V和DDR3 1.5V提供电源FPGA的1.2V VDDCore电压，1.5V的DDR3供电电压，VREF的0.75V电压都OK。往FPG ...
技术资料 4C6678_K7_DDR3_VPX高速信号处理板
4C6678_K7_DDR3_VPX高速信号处理板的设计实物图及原理框图
技术资料 DDR2控制器IP的设计与FPGA实现.rar
DDR2 SDRAM是目前内存市场上的主流内存。除了通用计算机系统外，大量的嵌入式系统也纷纷采用DDR2内存，越来越多的SoC系统芯片中会集成有DDR2接口模块。因此，设计一款匹配DDR2的内存控制器将会具有良好的应用前景。 论文在研究了DDR2的JEDEC标准的基础上，设计出DDR2控制器的整体架构，采用自项向下的设计方法和模块化的思 ...
技术资料 NXP BLIP产品线在DDR3 DIMM上的应用
NXP BLIP产品线在DDR3 DIMM上的应用（英）
VHDL/FPGA/Verilog DDR控制器的VHDL源代码.采用FPGA实现DDR接口控制器,适用于Altera的FPGA,最高频率可到100M
DDR控制器的VHDL源代码.采用FPGA实现DDR接口控制器,适用于Altera的FPGA,最高频率可到100M
教程资料 nois中基于c的ddr等存储器的checksum的实现
nois中基于c的ddr等存储器的checksum的实现.
VHDL/FPGA/Verilog ISE MIG1.6 生成的DDR SDRAM控制器代码（含TESHBENCH）
ISE MIG1.6 生成的DDR SDRAM控制器代码（含TESHBENCH）
微处理器开发 nois中基于c的ddr等存储器的checksum的实现.
nois中基于c的ddr等存储器的checksum的实现.