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找到约 176 项符合 clk 的查询结果

微处理器开发 DATA51 EQU 208H 8251A DATA PORTCTRL51 EQU 209H 8251A COMMAND PORTTIMER2 EQU 202H 8253 COUNT 2TIMCTL

DATA51 EQU 208H 8251A DATA PORTCTRL51 EQU 209H 8251A COMMAND PORTTIMER2 EQU 202H 8253 COUNT 2TIMCTL EQU 203H 8253 CTRL PORTCLK00 EQU 8192 8251A CLK 4.77MBPS00 EQU 1200 BPS=1200FACTOR EQU 16 8251A BPS FACTOR=16
https://www.eeworm.com/dl/655/131589.html
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单片机开发 cd4094驱动程序

cd4094驱动程序,驱动1位共阴极数码管,pic12c508a作为控制器,gp0-gp2分别为data,clk,strobe.
https://www.eeworm.com/dl/648/136366.html
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VHDL/FPGA/Verilog http://www.edacn.net/cgi-bin/forums.cgi?forum=7&topic=9127下,则R3~R0的输出信号中会有一个为1,但我们还是是无法确定哪一个键被按下,必須要

http://www.edacn.net/cgi-bin/forums.cgi?forum=7&topic=9127下,则R3~R0的输出信号中会有一个为1,但我们还是是无法确定哪一个键被按下,必須要从R3 ~R0 的输出信号与C3~C0的扫描信号共同決定那个按键被按下. 编写VHDL的构思: 外部接口包括: a. INPUT脚 : CLK , R3~R0. b. OUTPUT脚 : C3~C0 , DATA3~DATA0(辨别出的按 ...
https://www.eeworm.com/dl/663/139000.html
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VHDL/FPGA/Verilog 设计一个模块

设计一个模块,从一个窜行数据流里检测出码流“11100”,这个模块包括reset,clk,datain及输出端pmatch
https://www.eeworm.com/dl/663/142672.html
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VHDL/FPGA/Verilog 该程序设计了一个产生PCM码流时序信号的模块

该程序设计了一个产生PCM码流时序信号的模块,他包括输入端CLK,SET及输出端Q1,Q2,Q3
https://www.eeworm.com/dl/663/142673.html
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VHDL/FPGA/Verilog 液晶显示器320*240脉冲实现

液晶显示器320*240脉冲实现,每出现12个clk出一个字节脉冲,每出现40个字节脉冲出一个行脉冲。240行结束出一个帧脉冲.
https://www.eeworm.com/dl/663/151701.html
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VHDL/FPGA/Verilog VHDL 关于2DFFT设计程序 u scinode1 &#8764 scinode9.vhd: Every SCI node RTL vhdl code. The details can be

VHDL 关于2DFFT设计程序 u scinode1 &#8764 scinode9.vhd: Every SCI node RTL vhdl code. The details can be seen in the following section. u 2dfft.vhd: The top module includes these scinodes and form a 3x3 SCI Torus network, and it support these sub-modules scinode1&#8764 scinode9 reset and clk and glob ...
https://www.eeworm.com/dl/663/152303.html
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单片机开发 c8051f020 实时时钟模块程序 内含IIC模块程序/********************** SYSTEM CLOCK 8M********************************/

c8051f020 实时时钟模块程序 内含IIC模块程序/********************** SYSTEM CLOCK 8M********************************/ extern unsigned char xdata currenttime[16]={0} extern unsigned char xdata settime[16]={ 0x00, // control regesiter 1 0x00, // control regesiter 2 0x01, / ...
https://www.eeworm.com/dl/648/169830.html
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单片机开发 常用外围接口的程序设计

常用外围接口的程序设计,绝对全面,有AIO,CLK,COMM,DIO,KEY_MN,LCD等
https://www.eeworm.com/dl/648/177546.html
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VHDL/FPGA/Verilog 在数字电路中

在数字电路中,常需要对较高频率的时钟进行分频操作,得到较低频率的时钟信号。我们知道,在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 VHDL 描述,在源代码中完成对时钟信号 CLK 的 2 分频, 4 分频, 8 分频, 16 分频。 这也是最简单的分频电路,只需要一个计数器即可。 ...
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