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设计一个模块
设计一个模块
VHDL/FPGA/Verilog
9 K
68 次下载
2015-04-18
资源详细信息
文件格式
RAR
文件大小
9 K
资源分类
VHDL/FPGA/Verilog
上传者
bandagemaster
发布时间
2015-04-18 20:52
下载统计
68
次
所需积分
2 积分
设计一个模块 - 资源详细说明
设计一个模块,从一个窜行数据流里检测出码流“11100”,这个模块包括reset,clk,datain及输出端pmatch
设计一个模块 - 源码文件列表
本资源包含 18 个源码文件
支持在线预览,点击文件名即可查看
1
1.mgf
查看源码
2
console.log
查看源码
3
hw3.adf
查看源码
4
0.mgf
查看源码
5
projlib.cfg
查看源码
6
elaboration.log
查看源码
7
3.mgf
查看源码
8
stream.awf
查看源码
9
hw3.vhd
查看源码
10
test_stream.vhd
查看源码
11
hw3.epr
查看源码
12
sources.sth
查看源码
13
contents.lib~
查看源码
14
hw3.erf
查看源码
15
compile.cfg
查看源码
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