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clk 的查询结果
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RFID编程 DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成.
整个系统的中心频率(即signal_in和signal_out的码速率的2倍)
为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. ...
VHDL/FPGA/Verilog VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
VHDL/FPGA/Verilog 包含了电子时钟的主要功能,输入CLK为1KHZ,输出为动态扫描8段CLD显示.有闹铃,正点报时,时间调整.调整时能够闪烁显示.本时钟为24小时制.课程设计优秀通过.运行平台:MAX+PLUS2.
包含了电子时钟的主要功能,输入CLK为1KHZ,输出为动态扫描8段CLD显示.有闹铃,正点报时,时间调整.调整时能够闪烁显示.本时钟为24小时制.课程设计优秀通过.运行平台:MAX+PLUS2.
单片机开发 使用1602液晶显示和PS/2键盘 Keyboard接线:PS/2--------51 1 DATA------P3.4 3 GND VCC CLK-------P3.3 接在51的外部中断
使用1602液晶显示和PS/2键盘
Keyboard接线:PS/2--------51 1 DATA------P3.4 3 GND VCC CLK-------P3.3 接在51的外部中断，触发方式为低电平
VHDL/FPGA/Verilog 本程序为模拟可校时的时钟程序；clk--时钟信号,rst--清零信号,set_en--校时 使能信号,faster--快进信号,slower--快退信号,hour--小时校时,min--分钟校 时
本程序为模拟可校时的时钟程序；clk--时钟信号,rst--清零信号,set_en--校时
使能信号,faster--快进信号,slower--快退信号,hour--小时校时,min--分钟校
时,（hh,hl,ml,mh,sh,sl）--时，分，秒显示信号。
校时的时候，秒清零。
文章/文档 时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU的其他部件
时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU的其他部件
单片机开发 c5000系列的clk程序
c5000系列的clk程序，希望对大家有所帮助
单片机开发 MSP430FG46xx source code, ADC, CLK, DAC, DMA, USART, USCI
MSP430FG46xx source code, ADC, CLK, DAC, DMA, USART, USCI
单片机开发 电子闹钟 clk： 标准时钟信号
电子闹钟
clk： 标准时钟信号，本例中，其频率为4Hz；
clk_1k： 产生闹铃音、报时音的时钟信号，本例中其频率为1024Hz；
mode： 功能控制信号； 为0：计时功能；
为1：闹钟功能；
为2：手动校时功能；
turn： 接按键，在手动校时功能时，选择是调整小时，还是分钟；
若长时间按住该键，还可使秒信号清零，用于精确调时；
c ...
其他嵌入式/单片机内容 嵌入式软件构件：TMR计时器管理、CLK实时时钟、KEY键盘扫描、LED数码显示、LCD显示、COMM串口通信
嵌入式软件构件：TMR计时器管理、CLK实时时钟、KEY键盘扫描、LED数码显示、LCD显示、COMM串口通信