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Xilinx-XUPV 的查询结果
VHDL/FPGA/Verilog 基于Xilinx Vertex4的可综合的二级DCM模块源代码
基于Xilinx Vertex4的可综合的二级DCM模块源代码，可生成400Mhz时钟信号
VHDL/FPGA/Verilog 基于Xilinx Vertex2的可综合的2048x10位的读写可控制FIFO模块源代码
基于Xilinx Vertex2的可综合的2048x10位的读写可控制FIFO模块源代码，深度可控
VHDL/FPGA/Verilog 基于xilinx ISE环境开发的VHDL的NAND flash ECC 实现,eccGen256Byte 文件夹为ECC 产生程序
基于xilinx ISE环境开发的VHDL的NAND flash ECC 实现,eccGen256Byte 文件夹为ECC 产生程序，EccErrLoc文件夹为ECC错误定位程序。
VHDL/FPGA/Verilog xilinx提供的verilog_uart源码,适合做串口的人学习
xilinx提供的verilog_uart源码,适合做串口的人学习
VHDL/FPGA/Verilog xilinx BlockRAM 级联
xilinx BlockRAM 级联，利用Xilinx原语（非IP Core），更大灵活性
嵌入式/单片机编程 Xilinx Virtex5 SGMII高速串行通信例程。
Xilinx Virtex5 SGMII高速串行通信例程。
VHDL/FPGA/Verilog xilinx 开发板ML506 示例代码集合。
xilinx 开发板ML506 示例代码集合。
其他 这个是Xilinx的Chipscope8.1的视频教程
这个是Xilinx的Chipscope8.1的视频教程，对于初学者非常有用，希望大家能通过这个视频学习，多加实践，能尽快掌握chipscope的使用以及应用。
VHDL/FPGA/Verilog 介绍了Xilinx最新的EDK9．1i和ISE9．1i等工具的设计使用流程
介绍了Xilinx最新的EDK9．1i和ISE9．1i等工具的设计使用流程
串口编程 串口通讯rs232,时钟频率为40Mhz,波特率为19200,没有奇偶校验,在xilinx XC3S200A板子上验证过.
串口通讯rs232,时钟频率为40Mhz,波特率为19200,没有奇偶校验,在xilinx XC3S200A板子上验证过.