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技术资料  16位乘法器

基于verilog的乘法器设计，发上来与大家一起分享一下

https://www.eeworm.com/dl/979857.html

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乘法器

技术资料  EasyFPGA060入门例程

使用verilog开发的多个例程，fpga入门学习板的入门例程（EasyFPGA060平台）

https://www.eeworm.com/dl/981430.html

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EasyFPGA 入门

技术资料  基于FPGA的SPI设计

基于FPGA的SPI设计，用verilog语言编写并实现spi功能，并说明了方案及仿真

https://www.eeworm.com/dl/981816.html

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FPGA

其他书籍  Art of Writing TestBenches：极经典的testbench书写入门书籍

Art of Writing TestBenches：极经典的testbench书写入门书籍，能够让初学者在短时间内掌握testbench的书写步骤，对testbench有一个初步的认识，这是一个verilog方面的，没找到verilog就选了开发环境为vhdl

https://www.eeworm.com/dl/542/320849.html

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TestBenches testbench Writing Art

技术资料  Indentify 1.1.60

Synplicity公司最新推出的一种验证工具，可以在FPGA工作时查看实际的节点信号，甚至可以像调试单片机一样，在HDL代码中设断点

https://www.eeworm.com/dl/965582.html

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Indentify 60

VHDL/FPGA/Verilog 用VHDL编写的串口通讯程序

用VHDL编写的串口通讯程序，包括几个不同的程序例子，也可以用verilog进行改写。

https://www.eeworm.com/dl/663/229506.html

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VHDL 编写串口通讯程序

VHDL/FPGA/Verilog 自己写的扩展功能时钟

自己写的扩展功能时钟，增加了年、月日计时，verilog代码，已在spatarn3实现。

https://www.eeworm.com/dl/663/233754.html

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扩展功能时钟

VHDL/FPGA/Verilog 讲述阻塞与非阻塞赋值的资料

讲述阻塞与非阻塞赋值的资料，很不错的资料，其实vhdl和verilog差别不打的

https://www.eeworm.com/dl/663/296750.html

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阻塞与非阻塞赋值

VHDL/FPGA/Verilog 很好的几个FPGA工程

很好的几个FPGA工程，对提高FPGA设计有一定的帮助（注：代码为Verilog编写）。

https://www.eeworm.com/dl/663/304468.html

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FPGA 工程

其他  该文件包含以太网IP核的相关代码

该文件包含以太网IP核的相关代码，一共包含24个VERILOG源代码

https://www.eeworm.com/dl/534/323912.html

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以太网 IP核代码

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