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教程资料  基于FPGA设计数字锁相环

基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案

https://www.eeworm.com/dl/fpga/doc/18093.html

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FPGA 数字锁相环

VHDL/FPGA/Verilog 一个带波形输出的扫频模板systemC源程序

一个带波形输出的扫频模板systemC源程序，该程序在SystemCStudio开发平台下生成，实现systemC仿真、波形显示以及自动生成Verilog HDL代码。

https://www.eeworm.com/dl/663/163862.html

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systemC 波形模板输出

系统设计方案  基于FPGA设计数字锁相环

基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案

https://www.eeworm.com/dl/678/311515.html

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FPGA 数字锁相环

技术资料  2 VHDL语言的程序结构与数据类型.pdf

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->2 VHDL语言的程序结构与数据类型.pdf

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VHDL

嵌入式/单片机编程  這是一堆verilog的source code.包含許多常用的小電路.還不錯用.

這是一堆verilog的source code.包含許多常用的小電路.還不錯用.

https://www.eeworm.com/dl/647/134574.html

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verilog source code

VHDL/FPGA/Verilog 用Verilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能

用Verilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能

https://www.eeworm.com/dl/663/144916.html

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Verilog DHL 语言编写

其他  用verilog编写的程序,用来计算误码率的,可以在编码和解码过程中用的到的!

用verilog编写的程序,用来计算误码率的,可以在编码和解码过程中用的到的!

https://www.eeworm.com/dl/534/170906.html

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verilog 编写程序计算

VHDL/FPGA/Verilog verilog中的一个不用状态机和决断函数就可以实现多重函数赋值的例子

verilog中的一个不用状态机和决断函数就可以实现多重函数赋值的例子，希望对你用帮助。

https://www.eeworm.com/dl/663/216151.html

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verilog 函数状态多重

VHDL/FPGA/Verilog 用verilog编写的USB下载线程序实现USB协议和JTAG接口的数据转换实现状态机

用verilog编写的USB下载线程序实现USB协议和JTAG接口的数据转换实现状态机

https://www.eeworm.com/dl/663/230494.html

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USB verilog JTAG 编写

VHDL/FPGA/Verilog 使用verilog和VHDL两种硬件描述语言实现了一个ATA硬盘控制器

使用verilog和VHDL两种硬件描述语言实现了一个ATA硬盘控制器，包括源代码、测试仿真文件和说明文档

https://www.eeworm.com/dl/663/288847.html

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verilog VHDL ATA 硬件描述语言

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