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技术资料  Actel FPGA加法器的Verilog源码，在libero环境开发的

Actel FPGA加法器的Verilog源码，在libero环境开发的

https://www.eeworm.com/dl/894558.html

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actel fpga 加法器

VHDL/FPGA/Verilog 曼彻斯特编码实现

曼彻斯特编码实现，verilog HDL 做的，我也是从网上下的

https://www.eeworm.com/dl/663/382977.html

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曼彻斯特编码

源码  自己设计的CPU

自己设计的CPU Verilog HDL语言实现的基于MIPS架构

https://www.eeworm.com/dl/515140.html

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CPU

技术资料  fft_32k.zip

verilog HDL /VHDL语言写的FFt模块。对设计有很大帮助。

https://www.eeworm.com/dl/958294.html

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32

技术资料  FPGA点亮led灯流水灯实验

用verilog HDL硬件描述语言，点亮led灯流水灯实验

https://www.eeworm.com/dl/985237.html

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FPGA

技术资料  vhdl按键消抖模块

verilog hdl 的按键消抖模块，大家可以看一下

https://www.eeworm.com/dl/986335.html

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vhdl 按键消抖模块

VHDL/FPGA/Verilog 实时电话计费系统是企业、事业单位信息管理的一个重要组成部分。介绍了一种用FPGA 器件实现电话计费系统的方法, 并给出了设计框图和详细设计过程, 设计采用Verilog_HDL 硬件语言。

实时电话计费系统是企业、事业单位信息管理的一个重要组成部分。介绍了一种用FPGA 器件实现电话计费系统的方法, 并给出了设计框图和详细设计过程, 设计采用Verilog_HDL 硬件语言。

https://www.eeworm.com/dl/663/337125.html

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Verilog_HDL FPGA 电话计费系统

数学计算  这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.

这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.

https://www.eeworm.com/dl/641/359141.html

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verilog booth hdl 家

VHDL/FPGA/Verilog 用veilog HDL编的七段译码显示电路。自己做的第一个此类程序

用veilog HDL编的七段译码显示电路。自己做的第一个此类程序，编译仿真通过，感觉不错

https://www.eeworm.com/dl/663/184578.html

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veilog HDL 译码显示电路

教程资料  基于FPGA的I2C总线模拟

基于FPGA的I2C总线模拟，采用verilog HDL语言编写。

https://www.eeworm.com/dl/fpga/doc/18633.html

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FPGA I2C 总线模拟

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