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VHDL-CPLD 的查询结果
VHDL/FPGA/Verilog Serial ADC Interface write in VHDL based on xilinx cpld
Serial ADC Interface write in VHDL based on xilinx cpld
VHDL/FPGA/Verilog 用VHDL语言在CPLD／FPGA上实现浮点运算
用VHDL语言在CPLD／FPGA上实现浮点运算，资源多多共享,不亦乐乎!
VHDL/FPGA/Verilog 基于VHDL语言对6713DSK片上cpld的控制
基于VHDL语言对6713DSK片上cpld的控制
VHDL/FPGA/Verilog 基于cpld的pwm控制设计 采用vhdl.verilog语言设计 对大家比较有用
基于cpld的pwm控制设计
采用vhdl.verilog语言设计
对大家比较有用
VHDL/FPGA/Verilog 基于CPLD XC95018开发的一段VHDL代码
基于CPLD XC95018开发的一段VHDL代码，可实现多个8051单片机互相通讯，对多单片机系统的设计很有参考价值
VHDL/FPGA/Verilog 用cpld控制时序通过usb传送数据到pc机的vhdl源码
用cpld控制时序通过usb传送数据到pc机的vhdl源码，用于一款心电图机。
VHDL/FPGA/Verilog 本文用VHDL在CPLD器件上实现一种8 b数字频率计测频系统
本文用VHDL在CPLD器件上实现一种8 b数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。 ...
VHDL/FPGA/Verilog 一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S
一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S，用三位数码管显示。
（1） 倒计时：通过小键盘可以实现设定计时时间（以秒为单位，最大计时时间为99.9秒）。通过键盘实现计时开始、计时结束。当所设定的倒计时间到达00.0S后，自动停止倒计时，同时响铃。
（2） 顺计时 ...
VHDL/FPGA/Verilog 利用VHDL实现CPLD（EMP240T100C5）的PWM输出
利用VHDL实现CPLD（EMP240T100C5）的PWM输出
VHDL/FPGA/Verilog 利用VHDL实现CPLD（EPM240T100C5）的VGA屏幕输出
利用VHDL实现CPLD（EPM240T100C5）的VGA屏幕输出