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VHDL/FPGA/Verilog UART 的VHDL源代码。可在ISE, Max-Plus II,等开发环境下实现。

UART 的VHDL源代码。可在ISE, Max-Plus II,等开发环境下实现。

https://www.eeworm.com/dl/663/164962.html

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VHDL/FPGA/Verilog 用VHDL语言写的时钟程序。采用模块化编程。可在EPM7128芯片上下载。编译环境可用Maxplus或Quartus。

用VHDL语言写的时钟程序。采用模块化编程。可在EPM7128芯片上下载。编译环境可用Maxplus或Quartus。

https://www.eeworm.com/dl/663/165148.html

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USB编程  USBRTL电路的VHDL和Verilog代码

USBRTL电路的VHDL和Verilog代码

https://www.eeworm.com/dl/643/165425.html

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VHDL/FPGA/Verilog RS232通讯VHDL源代码,MAXPLUS 2环境执行通过

RS232通讯VHDL源代码,MAXPLUS 2环境执行通过

https://www.eeworm.com/dl/663/165469.html

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USB编程  vhdl语言,用专门的工具产生的这个文件

vhdl语言,用专门的工具产生的这个文件

https://www.eeworm.com/dl/643/165522.html

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VHDL/FPGA/Verilog vhdl的一些简单例子,适合初学者学习使用,大家互相指正

vhdl的一些简单例子,适合初学者学习使用,大家互相指正

https://www.eeworm.com/dl/663/165607.html

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并口编程  自制pcmcia并口vhdl代码

自制pcmcia并口vhdl代码，及制作所须其他资料.

https://www.eeworm.com/dl/671/165849.html

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VHDL/FPGA/Verilog ALU算术逻辑单元的简单实现,利用VHDL语言编写,可进行加法,减法,以及位的左右移动,只需一个时钟脉冲

ALU算术逻辑单元的简单实现,利用VHDL语言编写,可进行加法,减法,以及位的左右移动,只需一个时钟脉冲

https://www.eeworm.com/dl/663/165915.html

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VHDL/FPGA/Verilog 通过VHDL语言编写的计数器程序,可以在一吗器显示管上分段显示小时,分,秒,并且可以分别清零

通过VHDL语言编写的计数器程序,可以在一吗器显示管上分段显示小时,分,秒,并且可以分别清零

https://www.eeworm.com/dl/663/165916.html

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DSP编程  VHDL实现Turbo 希望对大家有用！呵呵谢谢啊

VHDL实现Turbo 希望对大家有用！呵呵谢谢啊

https://www.eeworm.com/dl/516/166416.html

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