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https://www.eeworm.com/dl/663/264256.html VHDL/FPGA/Verilog

本代码是用VHDL语言全面、系统地描述UART通信协议标准

本代码是用VHDL语言全面、系统地描述UART通信协议标准，通过对UART进行数据通信的实际运用，能够较全面地理解和掌握VHDL和UART协议。

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#VHDL #UART #代码 #语言

https://www.eeworm.com/dl/687/268279.html 其他嵌入式/单片机内容

6层楼的电梯控制系统--VHDL源程序,2007-12-25

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#VHDL #2007 #12 #25

https://www.eeworm.com/dl/663/268666.html VHDL/FPGA/Verilog

用VHDL写的一个32位并行乘法器的源代码

用VHDL写的一个32位并行乘法器的源代码，已经过验证，可以直接使用

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#VHDL #并行 #乘法器 #源代码

https://www.eeworm.com/dl/516/270528.html DSP编程

一个很好的VHDL程序.可以实现64HZ分为0.1HZ

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#VHDL #HZ #0.1 #64

https://www.eeworm.com/dl/516/270529.html DSP编程

一个很好的VHDL程序.可以实现64HZ分为0.05HZ

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#VHDL #0.05 #HZ #64

https://www.eeworm.com/dl/663/281316.html VHDL/FPGA/Verilog

使用VHDL语言写的一些奇次和偶次分频源程序

使用VHDL语言写的一些奇次和偶次分频源程序，在使用CPLD/FPGA的过程中有一定的参考价值

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#VHDL #语言 #分频 #源程序

https://www.eeworm.com/dl/663/282829.html VHDL/FPGA/Verilog

alter控制VGA输出VHDL源代码使用方法： 1.拷贝到硬盘

alter控制VGA输出VHDL源代码使用方法： 1.拷贝到硬盘，用Quartus中新建工程，添加文件即可。

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#alter #VHDL #VGA #控制

https://www.eeworm.com/dl/663/284971.html VHDL/FPGA/Verilog

vhdl进行高层次设计,对于做工程的很有。源程序还是有介绍.

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#vhdl #层次设计 #工程 #源程序

https://www.eeworm.com/dl/663/293017.html VHDL/FPGA/Verilog

一个通用计数器的VHDL源代码,只要稍做修改

一个通用计数器的VHDL源代码,只要稍做修改，就可以实现各种进制的计数器。

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#VHDL #通用计数器 #源代码 #修改

https://www.eeworm.com/dl/663/293180.html VHDL/FPGA/Verilog

我EDA课程设计做的用VHDL 写的智能电子密码锁

我EDA课程设计做的用VHDL 写的智能电子密码锁，在试验箱上实验的，4位并行密码，有报警功能与自锁功能。花了我1个星期的时间，希望对你有帮助。有什么问题可以来EMAIL问我哦。

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#VHDL #EDA #电子密码锁