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一个基于VHDL的有效位为8位的频率计

一个基于VHDL的有效位为8位的频率计，可以精确测量输入信号的频率

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#VHDL #8位 #频率计

https://www.eeworm.com/dl/663/370408.html VHDL/FPGA/Verilog

基于ep1c6的vhdl的lcd控制程序实例

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#ep1c6 #vhdl #lcd #控制

https://www.eeworm.com/dl/663/373661.html VHDL/FPGA/Verilog

这是一个VHDL硬件描述语言所写的一个程序

这是一个VHDL硬件描述语言所写的一个程序，希望通过仿真然后再看输出结果！

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#VHDL #硬件描述语言 #程序

https://www.eeworm.com/dl/663/374530.html VHDL/FPGA/Verilog

学习vhdl硬件描述语言的一些例子的原代码

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#vhdl #硬件描述语言 #代码

https://www.eeworm.com/dl/663/374590.html VHDL/FPGA/Verilog

一个八分频的VHDL程序,经过编译和仿真.

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#VHDL #分频 #仿真 #程序

https://www.eeworm.com/dl/663/375914.html VHDL/FPGA/Verilog

SPI串口的内核实现（分别使用verilog和vhdl语言描述的）

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#verilog #vhdl #SPI #串口

https://www.eeworm.com/dl/663/378189.html VHDL/FPGA/Verilog

VHDL言语实现的24制时钟,可整点报时,还有闹钟等功能.

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#VHDL #时钟 #闹钟

https://www.eeworm.com/dl/663/379427.html VHDL/FPGA/Verilog

这是一个用VHDL语言编写的mp3编解码实现。

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#VHDL #mp3 #语言 #编写

https://www.eeworm.com/dl/663/382202.html VHDL/FPGA/Verilog

用vhdl的状态机实现精确的1us的延时程序

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#vhdl #1us #状态 #延时程序

https://www.eeworm.com/dl/663/383840.html VHDL/FPGA/Verilog

这是一个用VHDL实现SOBEL算子进行图像边缘算法的实现

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#SOBEL #VHDL #图像边缘 #算法