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USBblaster - altera 的查询结果
加密解密 硬件求解平方根源代码加密 (硬件求解平方根的
硬件求解平方根源代码加密 (硬件求解平方根的，将license添加到原有的MaxplusII或QuartusII的license中就可以直接使用，但源代码加密。altera提供 )
VHDL/FPGA/Verilog 增强型8051的VHDL源代码
增强型8051的VHDL源代码，两个周期执行一条指令，仿真工具为Modelsim，开发板为Altera的EP1C20开发板
VHDL/FPGA/Verilog 课程设计要求设计并用FPGA实现一个数字频率计
课程设计要求设计并用FPGA实现一个数字频率计，具体设计要求如下： 测量频率范围： 10Hz～100KHz 精度： ΔF / F ≤ ±2 % 系统外部时钟： 1024Hz 测量波形： 方波 Vp-p ＝ 3～5 V 硬件设备：Altera Flex10K10 五位数码管 LED发光二极管 编程语言：Verilog HDL / VHDL ...
VHDL/FPGA/Verilog 采用Verilog HDL设计
采用Verilog HDL设计，在Altera EP1S10S780C6开发板上实现
选取6MHz为基准频率，演奏的是梁祝乐曲
驱动编程 a8259 可编程中断控制 经过官方认证
a8259 可编程中断控制 经过官方认证，altera提供
VHDL/FPGA/Verilog USB-BLASTER原理图
USB-BLASTER原理图，用于Altera可编程芯片的下载
VHDL/FPGA/Verilog 高清电视HDTV信号发生器
高清电视HDTV信号发生器，576P逐行，VHDL语言，ALTERA的Quartus II开发平台
VHDL/FPGA/Verilog 这是一个用VHDL语言编写的并口转串口程序
这是一个用VHDL语言编写的并口转串口程序，在altera开发系统下验证通过，运用于开发板与计算机之间的通信，源程序可以提供参考
其他书籍 关于FPGA流水线设计的论文 This work investigates the use of very deep pipelines for implementing circuits in
关于FPGA流水线设计的论文
This work investigates the use of very deep pipelines for
implementing circuits in FPGAs, where each pipeline
stage is limited to a single FPGA logic element (LE). The
architecture and VHDL design of a parameterized integer
array multiplier is presented and also an IEEE 754
...