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TestBench 的查询结果
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VHDL/FPGA/Verilog HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptiv
HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptive command pipeline.
HSSDRC IP core and IP core testbench has been written on SystemVerilog and has been tested in Modelsim.
HSSDRC IP core is licensed under MIT License
VHDL/FPGA/Verilog This project features a full-hardware sound compressor using the well known algorithm: IMA ADPCM.
This project features a full-hardware sound compressor using the well known algorithm: IMA ADPCM.
The core acts as a slave WISHBONE device.
The output is perfectly compatible with any sound player with the IMA ADPCM codec (included by default in every Windows). Includes a testbench that takes an u ...
VHDL/FPGA/Verilog VHDL中关于generic的用法
VHDL中关于generic的用法，及其testbench，可以使用Modelsim仿真查看其功能
VHDL/FPGA/Verilog FPGA与dSP的接口
FPGA与dSP的接口，包括testbench部分，以及实现
VHDL/FPGA/Verilog 介绍Verilog HDL, 内容包括： – Verilog应用 – Verilog语言的构成元素 – 结构级描述及仿真 – 行为级描述及仿真 – 延时的特点及说明 – 介绍Verilog
介绍Verilog HDL, 内容包括：
– Verilog应用
– Verilog语言的构成元素
– 结构级描述及仿真
– 行为级描述及仿真
– 延时的特点及说明
– 介绍Verilog testbench
&#8226 激励和控制和描述
&#8226 结果的产生及验证
– 任务task及函数function
– 用户定义的基本单元(primitive)
– 可综合的Verilog描述风格 ...
资料/手册 modelsim使用入门（VHDL)
modelsim使用入门（VHDL)，modelsim仿真testbench FPGA。
无线通信 混合基dftc语言实现
c语言实现的dft，不需要修改，可以直接使用，里面有testbench，亲测有效
技术资料 数字音频接口spdif ip core实验
数字音频接口spdif ip core，verilog语言编写，带有testbench
技术资料 ModelSim do文件使用技巧
1 do文件简介do文件是一次执行多条命令的脚本，通过do文件可以把多个操作步骤简化成一条命令。2 do文件建立do文件建立方式较多，常用的建立方式有如下两种：a）在ModelSim软件中执行【File]->【New】->【Sourcel-【do1，会在ModelSim的MDI窗口中打开一个新的文件窗口，编辑完该do文件后执行【File]->【Save As.】即可保存成 ...
VIP专区 VIP专区-单片机源代码精选合集系列（66）
eeworm.com VIP专区 单片机源码系列 65资源包含以下内容：1. C8051F35X单片机内部Flash存储器的擦写方法.pdf2. 学51单片机之数码管部分.pdf3. 单片机在汽车驾驶模拟器中的应用.pdf4. 学51单片机之C51基础知识.pdf5. 学51单片机之单片机基础知识.pdf6. PIC单片机的C语言编程教材.pdf7. 学51单片机之LED部分.pdf8. NiosII培训 ...