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VHDL/FPGA/Verilog ALTERA NIOS处理器实验
ALTERA NIOS处理器实验，QUARTUS下用VHDL编译成处理器，然后NIOS SHELL下C 语言运行。实验SRAM和DMA调度
VHDL/FPGA/Verilog 节约资源型 8位*8位 运算VHDL代码
节约资源型 8位*8位 运算VHDL代码，采用串行运算，8 个时钟周期完成一次运算。QUARTUS下已验证
其他嵌入式/单片机内容 简易数字频率计
简易数字频率计，用Verilog HDL编写的，基于Quartus II实现，结构清晰，功能较为全面，能满足简单的频率测量要求
VHDL/FPGA/Verilog RS编码是一种纠错码
RS编码是一种纠错码，本程序实现RS（255，223）用FPGA 实现RS编码，程序在Quartus II中调试通过。
VHDL/FPGA/Verilog 并入串出移位寄存器和8路并行输出串行移位寄存器的VHDL代码
并入串出移位寄存器和8路并行输出串行移位寄存器的VHDL代码，经Quartus II 5.1验证可用
技术资料 digital clock
基于fpga的多功能数字钟，时分秒显示，整点报时，可设置时间段不报时，开发平台quartus ii，语言是verilog
技术资料 基于EDA的测频测相程序
在Quartus7.2中实现对移位信号的频率测量，也可通过对于高低电平脉宽的测量测量移位信号的相位
技术资料 nios.ii.例程
注意事项：
1. ./project/q目录下的工程为已经建好的Quartus工程，用户可以直接使用。
2. ./project/s目录下的文件为NIOS例程的源代码，需要用户自己新建NIOS工程，然后将源代码放到NIOS工程目录下重新编译。
3. ./tcl/osh.tcl为FPGA的管脚分配脚本，在自带的Quartus工程中已经有了，如果用户自己新建Quartus工程，只要将os ...
DSP编程 基于DSP Builder数字信号处理器的FPGA设计
针对使用硬件描述语言进行设计存在的问题，提出一种基于FPGA并采用DSP Builder作为设计工具的数字信号处理器设计方法。并按照Matlab/Simulink/DSP Builder/QuartusⅡ设计流程，设计了一个12阶FIR 低通数字滤波器，通过Quartus 时序仿真及嵌入式逻辑分析仪SignalTapⅡ硬件测试对设计进行了验证。结果表明，所设计的FIR 滤波 ...